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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 361/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 8. Signal Descriptions
8-49
Signal Descriptions
8.3.12.3 JTAG Test Data Output (core_tdo)—Output
The JTAG test data output signal is an output on the G2 core. Following are the state
meaning and timing comments for the core_tdo output signal.
State Meaning
Asserted/Negated—The contents of the selected internal instruction
or data register are shifted out onto this signal on the falling edge of
core_tck. The core_tdo signal remains in a high-impedance state
except when scanning of data is in progress.
Timing Comments
Assertion/Negation—core_tdo should not be used for normal
operation and is only valid when core_tdo_oe is asserted.
8.3.12.3.1 JTAG Test Data Output Enable (core_tdo_oe)—Output
The JTAG test data output enable signal is an output on the G2 core. Following are the state
meaning and timing comments for the core_tdo_oe output signal.
State Meaning
Asserted—Indicates that the G2 core is driving a valid core_tdo
during the shiftDR or shiftID state of the TAP controller.
Negated—Indicates that the core is not driving a valid core_tdo
value.
Timing Comments
Assertion/Negation—The core_tdo signal is always driven,
regardless of the state of core_tdo_oe. Also, core_tdo is always
driven when core_lssd_mode
is asserted and scanned.
8.3.12.4 JTAG Test Mode Select (core_tms)—Input
The test mode select (core_tms) signal is an input on the G2 core. Following are the state
meaning for the core_tms input signal.
State Meaning
Asserted/Negated—This signal is decoded by the internal JTAG
TAP controller to distinguish the primary operation of the test
support circuitry.
Timing Comments
Assertion/Negation—core_tms should not be used during normal
operation and always must be set to either a high or low logic state.
Note that this input contains an internal pull-up resistor to ensure that
an unterminated input appears as a high signal level to the test logic.
8.3.12.5 JTAG Test Reset (core_trst)—Input
The test reset (core_trst) signal is an input on the G2 core. Following are the state meaning
and timing comments for the core_trst input signal.
State Meaning
Asserted—This input causes asynchronous initialization of the
internal JTAG test access port controller. Note that the signal must be
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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