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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 166/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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4-18
G2 PowerPC Core Reference Manual
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MOTOROLA
Cache Coherency—MEI Protocol
core retries the snoop, and raises the priority of the cast-out operation to allow it to go to
the bus before the cache block fill.
The global (core_gbl) signal, asserted as part of the address attribute field during a bus
transaction, enables the snooping hardware of the G2 core. Address bus masters assert
core_gbl to indicate that the current transaction is a global access (that is, an access to
memory shared by more than one device). If core_gbl is not asserted for the transaction,
that transaction is not snooped by the G2 core. Note that the core_gbl signal is not asserted
for instruction fetches, and that core_gbl is asserted for all data read or write operations
when using direct address translation. (Note that direct address translation is referred to as
the real addressing mode, not the direct-store segment, in the architecture specification.)
Normally, core_gbl reflects the M-bit value specified for the memory reference in the
corresponding translation descriptor(s). Care must be taken to minimize the number of
pages marked as global, because the retry protocol enforces coherency and can use
considerable bus bandwidth if a lot of data is shared. Therefore, available bus bandwidth
can decrease as more traffic is marked global.
The G2 core snoops a transaction if the transfer start (core_ts) and core_gbl signals are
asserted together in the same bus clock (this is a qualified snooping condition). No snoop
update to the G2 core cache occurs if the snooped transaction is not marked global. Also,
because cache block cast-outs and snoop pushes do not require snooping, the core_gbl
signal is not asserted for these operations.
When the G2 core detects a qualified snoop condition, the address associated with the
core_ts signal is compared with the cache tags. Snooping finishes if no hit is detected. If,
however, the address hits in the cache, the G2 core reacts according to the MEI protocol
shown in Figure 4-4.
To facilitate external monitoring of the internal cache tags, the cache set entry signals
(core_cse[0:1]) represent in binary the cache set being replaced on read operations
(including read-with-intent-to-modify operations). The core_cse[0:1] signals do not apply
for write operations to memory, or during noncacheable or touch load operations. Note that
these signals are valid only for G2 core burst operations. Table 4-3 shows the core_cse[0:1]
(cache set entry) encodings.
Table 4-3. core_cse[0:1] Signal Encoding
core_cse[0:1]
Cache Set Element
00
Set 0
01
Set 1
10
Set 2
11
Set 3
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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