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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 215/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 5. Exceptions
5-23
Exception Definitions
occurred and the system terminates the current transaction. One clock cycle after the signal
is asserted, the data bus signals go to the high-impedance state; however, data entering the
GPR or the cache is not invalidated. Note that if HID0[EMCP] is cleared, the core ignores
the assertion of the core_mcp signal.
A machine check exception also occurs when an address or data parity error is detected on
the bus and the address or data parity error is enabled in HID0. See Section 2.1.2.1,
“Hardware Implementation Register 0 (HID0),” for more information.
Note that the G2 core makes no attempt to force recoverability on a machine check;
however, it does guarantee that the machine check exception is always taken immediately
upon request, with a nonpredicted address saved in SRR0, regardless of the current
machine state. Because pending stores in the store queue (see Figure 7-4) are not canceled
when a machine check exception occurs, two consecutive stores that result in the assertion
of core_tea can cause the processor to checkstop. To prevent a checkstop in this case, a
sync
instruction must be placed between two stores that can result in assertion of core_tea.
Software can use the machine check exception in a recoverable mode to probe memory. For
this case, a
sync
sync
instruction sequence is used. If the load access results in a
system error (for example, the assertion of core_tea), the processor can handle this in a
recoverable state. If the
sync
instruction is not used, a second access to the same address as
the first load could cause the processor to enter the checkstop state.
If the MSR[ME] bit is set, the exception is recognized and handled; otherwise, the G2 core
attempts to enter an internal checkstop. Note that the resulting machine check exception has
priority over any exceptions caused by the instruction that generated the bus operation.
Machine check exceptions are only enabled when MSR[ME] = 1; this is described in
Section 5.5.2.1, “Machine Check Exception Enabled (MSR[ME] = 1).” If MSR[ME] = 0
and a machine check occurs, the processor enters the checkstop state; this is described in
Section 5.5.2.2, “Checkstop State (MSR[ME] = 0).”
5.5.2.1
Machine Check Exception Enabled (MSR[ME] = 1)
When a machine check exception is taken, registers are updated as shown in Table 5-13.
When a machine check exception is taken, instruction execution for the handler begins at
offset 0x00200 from the physical base address indicated by MSR[IP].
In order to return to the main program, the exception handler should do the following:
1. SRR0 and SRR1 should be given the values to be used by the
rfi
instruction
2. Execute
rfi
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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