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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 363/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 8. Signal Descriptions
8-51
Signal Descriptions
8.3.13.1 Disable (core_disable)—Input
The disable (core_disable) signal is an input on the G2 core. Following are the state
meaning and timing comments for core_disable.
State Meaning
Asserted—All output signals are negated or forced to a
high-impedance state. The core enters a sleep mode, and instruction
fetching and dispatching are disabled.
Negated—The G2 core is in normal operating mode.
Timing Comments
Assertion/Negation—The core_disable signal should be asserted or
negated when core_hreset
is asserted and should remain asserted or
negated until core_hreset is negated.
8.3.13.2 LSSD Test Clock (core_l1_tstclk, core_l2_tstclk)—Input
The LSSD test clock signals are inputs on the G2 core. Following are the state meaning and
timing comments for the core_l1_tstclk and core_l2_tstclk input signals.
State Meaning
Asserted—Indicates the high phase of the test clock.
Negated—Indicates the low phase of the test clock.
Timing Comments
Assertion/Negation—core_l1_tstclk or core_l2_tstclk are driven
during normal operating mode and clocked during LSSD test mode.
8.3.13.3 LSSD Test Control (core_lssd_mode)—Input
The LSSD test control (core_lssd_mode) signal is an input on the G2 core. Following are
the state meaning and timing comments for the core_lssd_mode input signal.
State Meaning
Asserted—Indicates that the core is in LSSD mode for
manufacturing tests where core_pll_cfg[0:4] is set to 0x00011 to
bypass the core_sysclk. In LSSD mode core_l1_tstclk and
core_l2_tstclk control clocking instead of core_sysclk.
Negated—The G2 core is in normal operating mode. In normal
operating mode core_l1_tstclk and core_l2_tstclk are tied to high
state. The setting of core_pll_cfg[0:4] is changed through the setting
of core-bus frequency ratio where the core clock frequency is the
multiple of core_sysclk frequency.
Timing Comments
Assertion/Negation—The system must negate core_lssd_mode and
must keep it stable in normal operation.
8.3.14 Debug Control Signals
This section describes the signals that are implemented to control debug features such as
address matching, combinational matching, and watchpoint of the PowerPC architecture
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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