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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 58/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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1-16
G2 PowerPC Core Reference Manual
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Go to: www.freescale.com
MOTOROLA
Implementation-Specific Information
The PowerPC architecture allows a wide range of designs for such features as cache and
system interface implementations.
1.3
Implementation-Specific Information
The PowerPC architecture is derived from the IBM POWER architecture (Performance
Optimized with Enhanced RISC architecture). The PowerPC architecture shares the
benefits of the POWER architecture optimized for single-chip implementations. The
PowerPC architecture design facilitates parallel instruction execution and is scaleable to
take advantage of future technological gains.
This section describes the PowerPC architecture in general and specific details about the
implementation of the G2 core as a low-power, 32-bit member of this G2 core family. The
main topics addressed are as follows:
Section 1.3.1, “Register Model,” describes the registers for the operating
environment architecture common among G2 cores that implement the PowerPC
architecture and describes the programming model. It also describes the additional
registers that are unique to the core.
Section 1.3.2, “Instruction Set and Addressing Modes,” describes the PowerPC
instruction set and addressing modes for the OEA, and defines and describes the
instructions implemented in the core.
Section 1.3.3, “Cache Implementation,” describes the cache model that is defined
generally for cores that implement the PowerPC architecture by the VEA. It also
provides specific details about the G2 core cache implementation.
Section 1.3.4, “Exception Model,” describes the exception model of the OEA and
the differences in the core exception model.
Section 1.3.5, “Memory Management,” describes generally the conventions for
memory management among these cores. This section also describes the core
implementation of the 32-bit PowerPC memory management specification.
Section 1.3.6, “Instruction Timing,” provides a general description of the instruction
timing provided by the superscalar, parallel execution supported by the PowerPC
architecture and the G2 core.
Section 1.3.7, “System Interface,” describes the signals implemented on the core.
The G2 core is a high-performance, superscalar processor core. The PowerPC architecture
allows optimizing compilers to schedule instructions to maximize performance through
efficient use of the PowerPC instruction set and register model. The multiple, independent
execution units allow compilers to optimize instruction throughput. Compilers that take
advantage of the flexibility of the PowerPC architecture can additionally optimize system
performance.
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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