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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 213/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 5. Exceptions
5-21
Exception Definitions
The on-chip test interface has given control of the I/Os to the rest of the chip for
functional use
Since the reset exception has data and instruction translation disabled (MSR[DR]
and MSR[IR] both cleared), the chip operates in real addressing mode as described
in Section 6.2, “Real Addressing Mode.”
5.5.1.2
Soft Reset
As described in Section 5.1.2, “Summary of Front-End Exception Handling,” the soft reset
exception is a type of system reset exception that is recoverable, nonmaskable, and
asynchronous. When core_sreset is asserted, the processor attempts to reach a recoverable
state by allowing the next instruction to either complete or cause an exception, blocking the
completion of subsequent instructions, and allowing the completed store queue to drain
(see Section 7.1, “Terminology and Conventions,” for the definition).
Unlike a hard reset, no registers or latches are initialized; however, the instruction cache is
disabled (HID0[ICE] = 0). After core_sreset is recognized as asserted, the processor begins
fetching instructions from the system reset routine at offset 0x0100. When a soft reset
occurs, registers are set as shown in Table 5-12. A soft reset is recoverable provided that
attaining the recoverable state does not cause a machine check exception. This interrupt
case is third in priority, following hard reset and machine check.
When a soft reset occurs, registers are set as shown in Table 5-12 in addition to the clearing
of HID0[ICE].
5.5.1.3
Byte Ordering Considerations for G2_LE Only
All exception handler routines are executed in the endian mode determined by the setting
of the MSR[ILE], MSR[LE], and HID2[LET] bits (see Table 1-1 for endian mode
indication) when the exception is taken. A special case for exception handlers is the system
reset exception handler for both hard and soft reset for the G2_LE core. When the core_tle
signal is negated at the time core_hreset is negated, the system exception handler of the
Table 5-12. Soft Reset Exception—Register Settings
Register
Setting Description
SRR0
Set to the effective address of the instruction that the processor would have attempted to complete next
if no exception conditions were present.
SRR1
0–15
16–31 Loaded from MSR[16–31]. Note that if the processor state is corrupted to the extent that
execution cannot be reliably restarted, SRR1[30] is cleared.
Cleared
MSR
POW 0
TGPR 0
ILE
EE
PR
—
0
0
FP
ME
FE0
SE
BE
0
—
0
0
0
FE1
CE
IP
IR
DR
0
0
—
0
0
RI
LE
0
Set to value of ILE
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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