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參數(shù)資料
| 型號(hào)： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0 |
| 文件頁數(shù)： | 352/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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8-40
G2 PowerPC Core Reference Manual
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MOTOROLA
Signal Descriptions
core takes the critical interrupt, core_cint must be held asserted until
the core takes the interrupt.
Negated—Indicates that normal operation should proceed. See
Section 9.7.1, “External Interrupts.”
Assertion—May occur at any time and may be asserted
asynchronously to the input clocks. The core_cint input is
level-sensitive.
Negation—Should not occur until the critical interrupt exception is
taken.
Timing Comments
8.3.9.3
System Management Interrupt (core_smi)—Input
Following are the state meaning and timing comments for the core_smi input. See
Section 5.5.17, “System Management Interrupt (0x01400),” for more information.
State Meaning
Asserted—The core initiates a system management interrupt
exception if MSR[EE] is set; otherwise, the core ignores the
exception condition. The system must hold core_smi asserted until
the exception is taken.
Negated—Indicates that normal operation should proceed. See
Section 9.7.1, “External Interrupts.”
Timing Comments
Assertion—May occur at any time and may be asserted
asynchronously to the input clocks. The core_smi input is
level-sensitive.
.
Negation—Should not occur until the interrupt exception is taken.
8.3.9.4
Machine Check Interrupt (core_mcp)—Input
Following are the state meaning and timing comments for the core_mcp input.
State Meaning
Asserted—The core initiates a machine check interrupt exception if
MSR[ME] and HID0[EMCP] are set; if MSR[ME] is cleared and
HID0[EMCP] is set, the core terminates operation by internally
gating off all clocks, and releasing all outputs (except
core_ckstp_out) to the high-impedance state. If HID0[EMCP] is
cleared, the core ignores the interrupt condition. core_mcp must be
held asserted for at least two bus clock cycles.
Negated—Indicates that normal operation should proceed. See
Section 9.7.1, “External Interrupts.”
Timing Comments
Assertion—May occur at any time and may be asserted
asynchronously to the input clocks. core_mcp is negative
edge-sensitive.
F
Freescale Semiconductor, Inc.
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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