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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 252/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERMAD |
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6-20
G2 PowerPC Core Reference Manual
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MOTOROLA
Block Address Translation
subsystem as described in Chapter 7, “Memory Management,” in the
Programming
Environments Manual
.
Note that the default WIMG bits (0b0011) cause data accesses to be considered cacheable
(I = 0) and, thus, load and store accesses are weakly ordered. This is the case, even if the
data cache is disabled in the HID0 register (as it is out of hard reset). If I/O devices require
load and store accesses to occur in strict program order (strongly ordered), translation must
be enabled so that the corresponding I bit can be set. Also, for instruction accesses, the
default memory access mode bits (WIMG) are 0b0001. That is, instruction accesses are
considered cacheable (I = 0), and the memory is guarded. Again, instruction cache accesses
are considered cacheable even if the instruction cache is disabled in the HID0 register (as
it is out of hard reset). The W and M bits have no effect on the instruction cache.
For information on the synchronization requirements for changes to MSR[IR] and
MSR[DR], refer to “Synchronization Requirements for Special Registers and for
Lookaside Buffers” in Chapter 2, “Register Set,” in the
Programming Environments
Manual.
6.3
Block Address Translation
The block address translation (BAT) mechanism in the OEA provides a way to map ranges
of effective addresses larger than a single page into contiguous areas of physical memory.
Such areas can be used for data that is not subject to normal virtual memory handling
(paging), such as a memory-mapped display buffer or an extremely large array of numerical
data.
The software model for block address translation in the G2 core is described in Chapter 7,
“Memory Management,” in the
Programming Environments Manual
for 32-bit
implementations. However, note that for improved performance, the G2_LE core contains
twice as many BAT registers as the G2 core, as shown in Figure 6-2 and Figure 6-3.
Implementation Note—
The BAT registers are not initialized by the hardware after the
power-up or reset sequence. Consequently, all valid bits in both instruction and data BAT
areas must be explicitly cleared before setting any BAT area for the first time and before
enabling translation. Also, note that software must avoid overlapping blocks while
updating a BAT area or areas. Even if translation is disabled, multiple BAT area hits (with
the valid bits set) can corrupt the remaining portion (any bits except the valid bits) of the
BAT registers.
Thus, multiple BAT hits (with valid bits set) are considered a programming error whether
translation is enabled or disabled, and can lead to unpredictable results if translation is
enabled, (or if translation is disabled, when translation is eventually enabled). For the case
of unused BATs (if translation is to be enabled), it is sufficient precaution to simply clear
the valid bits of the unused BAT entries.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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