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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 259/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 6. Memory Management
6-27
Page Table Search Operation
The
tlbsync
instruction causes instruction execution to stop if the core_tlbisync input signal
is also asserted. If core_tlbisync is negated, instruction execution may continue or resume
after the completion of a
tlbsync
instruction. Section 8.3.11.5, “TLBI Sync
(core_tlbisync)—Input,” describes the TLB synchronization mechanism in further detail.
The
tlbia
instruction is not implemented on the G2 core and when its opcode is
encountered, an illegal instruction program exception is generated. To invalidate all entries
of both TLBs, 32
tlbie
instructions must be executed, incrementing the value in EA[15–19]
by 1 each time. See Chapter 8, “Instruction Set,” in the
Programming Environments
Manual
for detailed information about the
tlbie
instruction.
6.4.4
Page Address Translation Summary
Figure 6-8 provides the detailed flow for the page address translation mechanism. The
figure includes the checking of the N bit in the segment descriptor and then expands on the
TLB Hit branch of Figure 6-6. The detailed flow for the TLB Miss branch is described in
Section 6.5.1, “Page Table Search Operation—Conceptual Flow.” Note that as in the case
of block address translation, if the
dcbz
instruction is attempted to be executed either in
write-through mode or as cache-inhibited (W = 1 or I = 1), the alignment exception is
generated. The checking of memory protection violation conditions for page address
translation is described in Chapter 7, “Memory Management,” in the
Programming
Environments Manual
for 32-bit implementations.
6.5
Page Table Search Operation
As stated earlier, the operating system must synthesize the table search algorithm for setting
up the tables. The G2 core TLB miss exception handlers also use this algorithm (with the
assistance of some hardware-generated values) to load TLB entries when TLB misses
occur, as described in Section 6.5.2, “Implementation-Specific Table Search Operation.”
6.5.1
Page Table Search Operation—Conceptual Flow
The table search process for a processor of this family varies slightly for 64- and 32-bit
implementations. The main differences are the address ranges and PTE formats specified.
See the
Programming Environments Manual
for the PTE format. An outline of the page
table search process performed by a 32-bit implementation is as follows:
1. The 32-bit physical address of the primary PTEG is generated as described in
Chapter 7, “Memory Management,” in the
Programming Environments Manual
for
32-bit implementations.
2. The first PTE (PTE0) in the primary PTEG is read from memory. PTE reads should
occur with an implied WIM memory/cache mode control bit setting of 0b001.
Therefore, they are considered cacheable and burst in from memory and placed in
the cache.
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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