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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 157/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 4. Instruction and Data Cache Operation
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4-9
Data Cache Transactions on Bus
4.4.2
Data Cache Cast-Out Operation
The G2 core uses an LRU replacement algorithm to determine which of the four possible
cache locations should be used for a cache update on a cache miss. Adding a new block to
the cache causes any modified data associated with the least-recently used element to be
written back, or cast out, to system memory to maintain memory coherence.
4.4.3
Cache Block Push Operation
When a cache block in the G2 core is snooped and hit by another bus master and the data
is modified, the cache block must be written to memory and made available to the snooping
device. The cache block that is hit, is pushed out onto the bus. The G2 core supports two
kinds of push operations—normal push operations and enveloped high-priority push
operations, described in Section 4.7.9, “Enveloped High-Priority Cache Block Push
Operation.”
4.5
Data Cache Transactions on Bus
The G2 core transfers data to and from the data cache in single-beat transactions of two
words, or in four-beat transactions of eight words which fill a cache block.
4.5.1
Single-Beat Transactions
Single-beat bus transactions can transfer from 1 to 8 bytes to or from the G2 core.
Single-beat transactions can be caused by cache write-through accesses, caching-inhibited
accesses (I bit of the WIMG bits for the page is set), or accesses when the cache is disabled
(HID0[DCE] bit is cleared), and can be misaligned.
4.5.2
Burst Transactions
Burst transactions on the G2 core always transfer eight words of data at a time, and are
aligned to a double-word boundary. The G2 core transfer burst (core_tbst) output signal
indicates to the system whether the current transaction is a single-beat transaction or
four-beat burst transfer. Burst transactions have an assumed address order. For cacheable
read operations or cacheable, non-write-through write operations that miss the cache, the
G2 core presents the double-word aligned address associated with the load or store
instruction that initiated the transaction.
As shown in Figure 4-3, this quad word contains the address of the load or store that missed
the cache. This minimizes latency by allowing the critical code or data to be forwarded to
the processor before the rest of the block is filled. For all other burst operations, however,
the entire block is transferred in order (oct-word aligned). Critical-double-word-first
fetching on a cache miss applies to both the data and instruction cache.
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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