參數(shù)資料
型號(hào)： G2CORERMAD
英文描述： Errata to G2 PowerPC Core Reference Manual Rev. 0
中文描述： 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0
文件頁(yè)數(shù)： 76/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERMAD
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1-34
G2 PowerPC Core Reference Manual
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MOTOROLA
Implementation-Specific Information
1.3.7
System Interface
The system interface is specific for each processor core implementation.
The G2 core provides a versatile system interface that allows for a wide range of
implementations. The interface includes a 32-bit 60x address bus, a 32- or 64-bit 60x data
bus, and 56 control and information signals (see Figure 1-4). The system interface allows
for address-only transactions, as well as address and data transactions. The core control and
information signals include the address arbitration, address start, address transfer, transfer
attribute, address termination, data arbitration, data transfer, data termination, and core
state signals. Test and control signals provide diagnostics for selected internal circuits.
Figure 1-4. System Interface
The system interface supports bus pipelining, allowing the address tenure of one
transaction to overlap the data tenure of another. The extent of the pipelining depends on
external arbitration and control circuitry. Similarly, the core supports split-bus transactions
for systems with multiple potential bus masters—one device can have mastership of the
address bus while another has mastership of the data bus. Allowing multiple bus
transactions to occur simultaneously increases the available bus bandwidth for other
activity, and as a result, improves performance.
The G2 core supports multiple masters through a bus arbitration scheme that allows various
devices to compete for the shared bus resource. Arbitration logic can implement priority
protocols, such as fairness, and can park masters to avoid arbitration overhead. The MEI
protocol ensures coherency among multiple devices and system memory. Also, the core
on-chip caches, TLBs, and optional second-level caches can be controlled externally.
The core clocking structure allows the bus to operate at integer multiples of the core cycle
time.
G2 Core
1.5 V
Address Arbitration
Transfer Attribute
Address Transfer
Address Start
Clocks
Data Arbitration
Data Termination
Interrupt, Checkstops
Debug Control
JTAG/COP Interface
Processor Status
Output Enable
Input Enable
High-Impedance Control
Data Transfer
Address Termination
Test Interface
Reset
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料
PDF描述
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
G2RL-14DC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱(chēng):Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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