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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 387/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 9. Core Interface Operation
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9-19
Address Bus Tenure
between the two transfers. Also, the two bus operations associated with a misaligned
ecowx
may be interrupted by an
eciwx
bus operation, and vice versa. The core guarantees that the
two operations associated with a misaligned
ecowx
cannot be interrupted by another
ecowx
operation.
Because a misaligned external control address is considered a programming error, the
system may choose to assert core_tea or otherwise cause an exception when a misaligned
external control bus operation occurs.
9.3.2.6
Transfer Code (core_tc[0:1]) Signals
The core_tc0 and core_tc1 signals provide supplemental information about the
corresponding address. Note that the core_tc
x
signals can be used with both core_tt_in[0:4]
and core_tt_out[0:4], and both core_tbst_in and core_tbst_out signals to further define the
current transaction.
Table 9-9 shows the encodings of the core_tc[0:1] signals.
9.3.3
Address Transfer Termination
The address tenure of a bus operation is terminated when completed with the assertion of
core_aack, or retried with the assertion of core_artry_in. The G2 core does not terminate
the address transfer until the core_aack (address acknowledge) input is asserted; therefore,
the system can extend the address transfer phase by delaying the assertion of core_aack to
the G2 core. core_aack can be asserted as early as the bus clock cycle following core_ts_in
(see Figure 9-6), which allows a minimum address tenure of two bus cycles. However,
when the core clock is configured for 1:1 or 1.5:1 processor core-to-bus clock mode, the
core_artry_out snoop response cannot be determined in the minimum allowed address
tenure period. Thus, in a system with two or more G2 cores using 1:1 or 1.5:1 clock mode,
core_aack must not be asserted until the third clock of the address tenure (one address wait
state) to allow the snooping G2 cores an opportunity to assert core_artry_in on the bus. For
other clock configurations (2:1, 2.5:1, 3:1, 3.5:1, and 4:1), the core_artry_out snoop
response can be determined in the minimum address tenure period, and core_aack may be
asserted as early as the second bus clock of the address tenure. As shown in Figure 9-6,
these signals are asserted for one bus clock cycle, three-stated for half of the next bus clock
Table 9-9. Transfer Code Encoding
core_tc[0:1]
Read
Write
0 0
Data transaction
Any write
0 1
Touch load
N/A
1 0
Instruction fetch
N/A
1 1
(Reserved)
N/A
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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