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參數(shù)資料
| 型號(hào)： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0 |
| 文件頁數(shù)： | 100/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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2-16
G2 PowerPC Core Reference Manual
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MOTOROLA
Register Set
2.1.2.4
Data and Instruction TLB Miss Address Registers
(DMISS and IMISS)
DMISS and IMISS, shown in Figure 2-5, are loaded automatically on a data or instruction
TLB miss. DMISS and IMISS contain the effective address of the access that caused the
TLB miss exception. The contents are used by the core when calculating the values of
HASH1 and HASH2 and by the
tlbld
and
tlbli
instructions when loading a new TLB entry.
Note that the G2 core always loads DMISS with a big-endian address, even when MSR[LE]
is set. These registers are both read- and write-accessible. However, caution should be used
when writing to these registers.
Figure 2-5. DMISS and IMISS Registers
2.1.2.5
Data and Instruction TLB Compare Registers
(DCMP and ICMP)
DCMP and ICMP, shown in Figure 2-6, contain the first word in the required PTE. The
contents are constructed automatically from the contents of the segment registers and the
effective address (DMISS or IMISS) when a TLB miss exception occurs. Each PTE read
from the tables during the table search process should be compared with this value to
determine if the PTE is a match. Upon execution of a
tlbld
or
tlbli
instruction, the upper 25
bits of the DCMP or ICMP register and 11 bits of the effective address are loaded into the
first word of the selected TLB entry. These registers are read and write to the software.
Figure 2-6. DCMP and ICMP Registers
24–26
DWLCK[0–2]
Data cache way-lock. Useful for locking blocks of data into the data cache for time-critical
applications where deterministic behavior is required. See Chapter 4, “Instruction and Data
Cache Operation.”
000 = no ways locked
001 = way 0 locked
010 = way 0 through way 1 locked
011 = way 0 through way 2 locked
100 = way 0 through way 3 locked
101 = way 0 through way 4 locked
110 = way 0 through way 5 locked
111 = Reserved
27–31
—
Reserved
Table 2-8. HID2 Bit Descriptions (continued)
Bits
Name
Description
0
31
Effective Address
0
1
24 25 26
31
V
VSID
API
0
Reserved
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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