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參數(shù)資料
| 型號(hào)： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0 |
| 文件頁數(shù)： | 502/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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Index-10
G2 PowerPC Core Reference Manual
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MOTOROLA
S–S
S
SE, 5-13
Segment registers
SR manipulation instructions, 3-36, A-24
Segmented memory model,
see
Memory management
unit
Self-modifying code, 3-19
Serializing instructions, 7-15
Signal groupings
Address arbitration signals, 8-1
Address transfer signals, 8-1
Address transfer start signals, 8-1
Address transfer termination signals, 8-1
Clock signals, 8-2
Data arbitration signals, 8-2
Data transfer signals, 8-2
Data transfer termination signals, 8-2
Debug control, 8-2
High-impedance control signals, 8-2
Input enable signals, 8-2
Output enable signals, 8-2
Processor status, 8-2
Reset configuration signals, 8-2
System status signals, 8-2
Test interface signals, 8-2
Transfer attribute signals, 8-1
Signals
AACK, 8-26
ABB, 8-12, 9-7
address arbitration, 8-11, 9-6
address transfer, 9-11
address transfer attribute, 9-12
A
n
, 8-15
APE, 8-18
AP
n
, 8-17
ARTRY, 8-26
BG, 8-11, 9-6
BR, 8-11, 9-6
checkstop, 9-41
CI, 8-24
CKSTP_IN, 8-41
CKSTP_OUT, 8-41
CLK_OUT, 8-54
COP/scan interface, 8-47
core_cint, 8-39
core_dbwo, 9-43
CSE
n
, 8-25
data arbitration, 9-7, 9-21
data transfer termination, 9-24
DBB, 8-30, 9-7, 9-22
DBDIS, 8-36
DBG, 8-29, 9-7
DBWO, 8-29, 9-7, 9-23
DH
n
/DL
n
, 8-32
DPE, 8-35
DP
n
, 8-34
DRTRY, 8-38, 9-24, 9-27
GBL, 8-25
HRESET, 8-42
INT, 8-39, 9-41
MCP, 8-40
non-protocol specific
TCK (JTAG test clock), 8-48
TDI (JTAG test data input), 8-48
TDO (JTAG test data output), 8-49
TMS (JTAG test mode select), 8-49
TRST (JTAG test reset), 8-49
PLL_CFG
n
, 8-55
QACK, 8-45, 9-37, 9-40
QREQ, 8-46, 9-41
RSRV, 8-45, 8-46, 9-42
SMI, 5-39, 8-40
SRESET, 8-43, 9-41
TA, 8-37
TBEN, 8-46
TBST, 8-23, 9-24
TC
n
, 8-24, 9-19
TEA, 8-38, 9-27
TLBISYNC, 8-46
TS, 8-14
TSIZ
n
, 8-22, 9-13
TT
n
, 8-19, 9-13
WT, 8-24
Single-beat reads with data delays, timing, 9-34
Single-beat transactions, 4-9
Single-beat transfer
reads with data delays, timing, 9-33
reads, timing, 9-31
termination, 9-25
writes, timing, 9-32
Single-step
enabled, 11-4
functions, 11-1
trace enable (SE), 2-7, 11-3
Sleep mode, 10-2
SMI signal, 5-39, 8-40
Snoop operation, 4-20, 7-22
Soft reset, 5-17
Softstop, 11-4
Software debug features, 11-3
Software debugging, 11-4
Software programming model interface, 11-3
Software table search, SPRG(4-7), 2-8
Split-bus transaction, 9-7
SPRG, 1-3, 5-11
SPRG0–SPRG3, conventional uses, 5-12
SRESET signal, 8-43
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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