參數(shù)資料
型號(hào)： G2CORERMAD
英文描述： Errata to G2 PowerPC Core Reference Manual Rev. 0
中文描述： 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0
文件頁(yè)數(shù)： 351/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERMAD
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MOTOROLA
Chapter 8. Signal Descriptions
8-39
Signal Descriptions
The assertion of core_tea causes the negation of core_dbb_out in the
next clock cycle. However, data entering the GPR or the cache is not
invalidated.
Negated—Indicates that no bus error was detected
.
Assertion—May be asserted while core_dbb_out is asserted, and the
cycle after core_ta during a read operation. core_tea should be
asserted for one cycle only.
Negation—core_tea must be negated no later than the negation of
core_dbb_out.
Timing Comments
8.3.9
Interrupt and Checkstop Signals
Most interrupt and checkstop signals are input signals that indicate when exceptions are
received, when checkstop conditions have occurred, and when the core must be reset. The
G2 core generates the output signal core_ckstp_out when it detects a checkstop condition.
For further detailed description of these signals, see Section 9.7, “Interrupt, Checkstop, and
Reset Signals.”
8.3.9.1
External Interrupt (core_int)—Input
Following are the state meaning and timing comments for the core_int input.
State Meaning
Asserted—The core initiates an interrupt exception if MSR[EE] is
set; otherwise, the core ignores the interrupt. To guarantee that the
core takes the external interrupt, core_int must be held asserted until
the core takes the interrupt.
Negated—Indicates that normal operation should proceed. See
Section 9.7.1, “External Interrupts.”
Timing Comments
Assertion—May occur at any time and may be asserted
asynchronously to the input clocks. The core_int input is
level-sensitive.
Negation—Should not occur until the external interrupt exception is
taken.
8.3.9.2
Critical Interrupt (core_cint)—Input: G2_LE Core-Only
Following are the state meaning and timing comments for the core_cint input on the G2_LE
core. See Section 5.5.10, “Critical Interrupt Exception (0x00A00)—G2_LE Only,” for
more information.
State Meaning
Asserted—The core initiates an interrupt exception if MSR[CE] is
set; otherwise, the core ignores the interrupt. To guarantee that the
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料
PDF描述
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
G2RL-14DC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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