參數(shù)資料
型號(hào)： G2CORERMAD
英文描述： Errata to G2 PowerPC Core Reference Manual Rev. 0
中文描述： 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0
文件頁(yè)數(shù)： 391/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERMAD
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MOTOROLA
Chapter 9. Core Interface Operation
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9-23
Data Bus Tenure
negate its own core_dbb_out before recognizing a qualified data bus grant for another data
tenure. If DBB is ignored in the system, it must still be connected to a pull-up resistor on
the G2 core to ensure proper operation.
9.4.2
Data Bus Write Only
As a result of address pipelining, the core may have up to two data tenures queued to
perform when it receives a qualified core_dbg. Generally, the data tenures should be
performed in strict order (the same order) as their address tenures were performed. The
core, however, also supports a limited out-of-order capability with the data bus write only
(core_dbwo) input. When recognized on the clock of a qualified core_dbg, core_dbwo may
direct the core to perform the next pending data write tenure even if a pending read tenure
would have normally been performed first. For more information on the operation of
core_dbwo, refer to Section 9.10,
“
Using core-dbwo (Data Bus Write Only).”
If the G2 core has any data tenures to perform, it always accepts data bus mastership to
perform a data tenure when it recognizes a qualified core_dbg. If core_dbwo is asserted
with a qualified core_dbg and no write tenure is queued to run, the G2 core still takes
mastership of the data bus to perform the next pending read data tenure.
Generally, core_dbwo should only be used to allow a copy-back operation (burst write) to
occur before a pending read operation. If core_dbwo is used for single-beat write
operations, it may negate the effect of the
eieio
instruction by allowing a write operation to
precede a program-scheduled read operation.
9.4.3
Data Transfer
The data transfer signals include both input and output signals of core_dh[0:31],
core_dl[0:31], core_dp[0:7], and only output signal of core_dpe. For memory accesses,
both input and output signals of core_dh and core_dl form a 64-bit data path for read and
write operations.
The G2 core transfers data in either single- or four-beat burst transfers when configured
with a 64-bit data bus; when configured with a 32-bit data bus, the G2 core performs one-,
two-, and eight-beat data transfers. Single-beat operations can transfer from 1 to 8 bytes at
a time and can be misaligned; see Section 9.3.2.4, “Effect of Alignment in Data Transfers
(64-Bit Bus).” Burst operations always transfer eight words and are aligned on eight-word
address boundaries. Burst transfers can achieve significantly higher bus throughput than
single-beat operations.
The type of transaction initiated by the G2 core depends on whether the code or data is
cacheable and, for store operations, whether the cache is considered in write-back or
write-through mode, which software controls on either a page or block basis. Burst
transfers support cacheable operations only; that is, memory structures must be marked as
F
Freescale Semiconductor, Inc.
n
.
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PDF描述
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
G2RL-14DC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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