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參數(shù)資料
| 型號(hào)： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0 |
| 文件頁數(shù)： | 341/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 8. Signal Descriptions
8-29
Signal Descriptions
8.3.6
Data Bus Arbitration Signals
Like the address bus arbitration signals, data bus arbitration signals maintain an orderly
process for determining 60x data bus mastership. Note that there is no data bus arbitration
signal equivalent to the address bus arbitration signal core_br (bus request) because, except
for address-only transactions, core_ts_out implies data bus requests. For a detailed
description on how these signals interact, see Section 9.4.1, “Data Bus Arbitration.”
One special signal, core_dbwo, allows the core to be configured dynamically to write data
out of order with respect to read data. For detailed information about using core_dbwo, see
Section 9.10,
“
Using core_dbwo (Data Bus Write Only).”
8.3.6.1
Data Bus Grant (core_dbg)—Input
Following are the state meaning and timing comments for the core_dbg input.
State Meaning
Asserted—Indicates that the core may, with the proper qualification,
assume mastership of the data bus. The core derives a qualified data
bus grant when core_dbg is asserted and core_dbb_out, core_drtry,
and core_artry_out are negated; that is, the data bus is not busy
(core_dbb_out is negated), there is no outstanding attempt to retry
the current data tenure (core_drtry is negated), and there is no
outstanding attempt to perform an core_artry_out of the associated
address tenure.
Negated—Indicates that the core must hold off its data tenures.
Timing Comments
Assertion—May occur any time to indicate the core is free to take
data bus mastership. It is not sampled until core_ts_out is asserted.
Negation—May occur at any time to indicate the core cannot assume
data bus mastership.
8.3.6.2
Data Bus Write Only (core_dbwo)—Input
Following are the state meaning and timing comments for the core_dbwo input.
State Meaning
Asserted—Indicates that the core may perform the data bus tenure
for an outstanding write address even if a read address is pipelined
before the write address. Refer to Section 9.10,
“
Using core_dbwo
(Data Bus Write Only),” for detailed instructions on using
core_dbwo.
Negated—Indicates that the core must perform the data bus tenures
in the same order as the address tenures.
Timing Comments
Assertion—Must occur no later than a qualified core_dbg for an
outstanding write tenure. core_dbwo is only recognized by the core
on the clock of a qualified core_dbg. If no write requests are pending,
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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