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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 299/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 7. Instruction Timing
7-19
Execution Unit Timings
7.4.1.2.1
Predicted Branch Timing Examples
Figure 7-6 shows how both taken and non-taken branches are handled and how the G2 core
handles both correct and incorrect predictions. The example shows the timing for the
following instruction sequence (note that the first
bc
instruction is correctly taken, whereas
the second
bc
is incorrectly predicted):
0
1
2
3
4
5
6
T0 add
T1 add
T2 add
T3 add
T4 and
T5 or
0. During clock cycle 0, instructions 0 and 1 are dispatched in the beginning of clock
cycle 1.
1. In clock cycle 1, instructions 2 and 3 are fetched in the IQ. Instruction 2 is a branch
instruction that updates the CTR and instruction 3 is a
mulhw
instruction on which
instruction 4 depends. Instruction 0 enters the IU. Instruction 1 has a single-cycle
stall.
2. In clock cycle 2, instructions 4 (a second
bc
instruction) and 5 are fetched. The
second
bc
instruction is predicted as taken. It can be folded, but it cannot be
resolved until instruction 3 writes back. Instruction 0 completes at the end of this
cycle. Instruction 1 is dispatched to the IU. Instruction 2 takes entry in the CQ.
3. In clock cycle 3, target instruction T0 and T1 are fetched. Instructions 1 and 2
complete, instruction 4 has been folded, and instruction 5 has been flushed from the
IQ. Instruction 3 is assigned to CQ2.
4. In clock cycle 4, target instructions T2 and T3 are fetched. IU instructions T0 and
T1 have multiple stalls as one execution possible in a clock cycle. Instruction 3 is
assigned to CQ0.
5. In clock cycle 5, instruction 3, on which the second branch instruction depended,
writes back and the branch prediction is proven incorrect. Even though T0 is in
CQ0, where it could be written back, it is not because the prediction was incorrect.
All target instructions are flushed from their positions in the pipeline at the end of
this clock cycle, as there are many results in the rename registers.
add
add
bc
mulhw
bc T0
fadd
and
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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| G2RL-1 | |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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