參數(shù)資料
型號(hào)： G2CORERMAD
英文描述： Errata to G2 PowerPC Core Reference Manual Rev. 0
中文描述： 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0
文件頁(yè)數(shù)： 55/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERMAD
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MOTOROLA
Chapter 1. Overview
1-13
Overview
The load/store and instruction fetch units provide the caches with the address of the data or
instruction to be fetched. In the case of a cache hit, the cache returns two words to the
requesting unit.
Because the data cache tags are single-ported, simultaneous load or store and snoop
accesses cause resource contention. Snoop accesses have the highest priority and are given
first access to the tags, unless the snoop access coincides with a tag write; in this case the
snoop is retried and must rearbitrate for cache access. Loads or stores deferred due to snoop
accesses are performed on the clock cycle following the snoop.
1.1.7
Core Interface
Because the caches are on-chip, write-back caches, the most common transactions are
burst-read memory operations, burst-write memory operations, and single-beat
(noncacheable or write-through) memory read and write operations. There can also be
address-only operations, variants of the burst and single-beat operations, (for example,
global memory operations that are snooped and atomic memory operations), and address
retry activity (for example, when a snooped read access hits a modified cache block).
Memory accesses can occur in single-beat (1–8 bytes) and four-beat burst (32 bytes) data
transfers when the 60x bus is configured as 64 bits, and in single-beat (1–4 bytes), two-beat
(8 bytes), and eight-beat (32 bytes) data transfers when the bus is configured as 32 bits. The
60x address and data buses operate independently to support pipelining and split
transactions during memory accesses. The core can pipeline its own transactions to a depth
of one level.
Access to the system interface is granted through an external arbitration mechanism that
allows devices to compete for bus mastership. This arbitration is flexible, allowing the core
to be integrated into systems that implement various fairness and bus parking procedures
to avoid arbitration overhead.
Typically, memory accesses are weakly ordered—sequences of operations, including
load/store string and multiple instructions, do not necessarily complete in the order they
begin—maximizing the efficiency of the bus without sacrificing coherency of the data. The
core allows read operations to precede store operations (except when a dependency exists,
or in cases where a noncacheable access is performed), and provides support for a write
operation to proceed a previously queued read data tenure (for example, allowing a snoop
push to be enveloped by the address and data tenures of a read operation). Because the
processor can dynamically optimize run-time ordering of load/store traffic, overall
performance is improved.
1.1.8
System Support Functions
The G2 core implements several support functions that include power management, time
base/decrementer registers for system timing tasks, an IEEE 1149.1 (JTAG)/common
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料
PDF描述
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
G2RL-14DC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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