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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 173/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 4. Instruction and Data Cache Operation
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4-25
Cache Control Instructions
If the block containing the byte addressed by the EA is not in the data cache and the
corresponding page is caching-allowed, the block is established in the data cache without
fetching the block from main memory, and all bytes of the block are cleared. If the contents
of the cache block are from a page marked global through the WIM bits, an address-only
bus transaction is run.
If the page containing the byte addressed by the EA is caching-inhibited or write-through,
then the system alignment exception handler is invoked.
The
dcbz
instruction is treated as a store to the addressed byte with respect to address
translation and protection.
4.8.5
Data Cache Block Store (dcbst) Instruction
If the block containing the byte addressed by the EA is in coherency-required mode, and a
block containing the byte addressed by the EA is in the data cache of any processor and has
been modified, the writing of it to main memory is initiated. On a G2 core, if the cache
block is unmodified, HID0[ABE] is set, and if the contents of the cache block are from a
page marked global through the WIM bits, an address-only bus transaction is run.
The function of this instruction is independent of the write-through and caching-
inhibited/caching-allowed modes of the block containing the byte addressed by the EA.
This instruction is treated as a load to the addressed byte with respect to address translation
and protection.
4.8.6
Data Cache Block Flush (dcbf) Instruction
The action taken depends on the memory mode associated with the target, and on the state
of the cache block. The following list describes the action taken for the various cases. These
actions are executed regardless of whether the page containing the addressed byte is in
caching-inhibited or caching-allowed mode. The following actions occur in both
coherency-required (WIM = 0bxx1) and coherency-not-required mode (WIM = 0bxx0).
The
dcbf
instruction causes the following cache activity:
Unmodified block—invalidates the block in the processor’s cache
Modified block—copies the block to memory and invalidates data cache block
Absent block—does nothing
The G2 core treats this instruction as a load to the addressed byte with respect to address
translation and protection.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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