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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 500/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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Index-8
G2 PowerPC Core Reference Manual
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MOTOROLA
N–P
Minor processor design revision indicator, 2-5
Misaligned accesses, 3-2
Misaligned data transfer, 9-16
MMU, 1-3, 4-8
Mode control bits, 4-2
Move instructions, 3-18
MSR (machine state register)
bit settings, 2-6, 5-12
DR/IR bit, 2-7, 5-14
EE bit, 2-7, 5-13
FE0/FE1 bits, 5-14
POW bit, 2-6, 5-12
RI bit, 5-16
settings due to exception, 5-18
TGPR bit, 2-6, 5-13
MSR{EE}, 10-6
MSR{POW}, 10-6
MSR{SE}, 11-4
N
Nap mode, 10-2
No-DRTRY mode, 9-39
Nondenormalized mode, support, 3-15
Nonmaskable, asynchronous, 5-6
NOOPTI, 2-13, 4-8
O
Operand conventions, 3-1
Operand placement and performance, 3-4
Operating environment architecture (OEA), xxxii, 3-32,
6-1
Optional instructions, A-36
OR
condition, 11-7
function, 11-5
operation, 11-6
Other debug resources, 11-3
Out-of-Order Data Accesses, 4-14
Output enable signals, 8-1
P
Page address translation
page address translation flow, 6-27
page size, 6-21
selection of page address translation, 6-8, 6-14
table search operation, 6-27
TLB organization, 6-26
Page history status
R and C bit recording, 6-11, 6-21-6-24
Page tables
resources for table search operations, 6-32
software table search operation, 6-31, 6-36
SPRG(4-7) registers, 2-8
table search for PTE, 6-27
Performance considerations, memory, 7-22
Performance transparent functionality, 10-3
Phase-locked loop, 10-2
Physical address generation
memory management unit, 6-1
Physical block number, 2-19
Pipeline
instruction timing, definition, 7-2
pipeline stages, 7-7
superscalar/pipeline diagram, 7-5
Pipelined execution unit, 7-4
Power management
doze mode, 10-3
doze, nap, sleep, DPM bits, 2-14
full-power mode, 10-3
nap mode, 10-4
programmable power modes, 10-3
sleep mode, 10-5
software considerations, 10-6
Power management modes, 1-14, 10-3
Power-on reset, 5-8, 5-19
Power-on reset settings, 5-20
PowerPC architecture
instruction list, A-1, A-8, A-15
levels of implementation, 1-15
operating environment architecture (OEA), xxxii,
3-32
user instruction set architecture (UISA), xxxi, 2-1
virtual environment architecture (VEA), xxxi, 3-30
Power-saving mode, 10-1
PR, 5-13
Privilege level (PR), 2-7, 11-3
Privilege levels, supervisor-level cache instruction, 3-36
Privileged state,
see
Supervisor mode
Problem state,
see
User mode
Process revision, 2-5
Processor control instructions, 3-28, 3-30, 3-33, A-23
Processor ID type, 2-4
Processor identification, 2-5
Program, 5-5
Program exception, 5-31
Program order, definition, 7-2
Program-controllable power reduction mode, 10-1
Programmable power modes, 10-2
Programmable power states
doze mode, 10-3
full-power mode (DPM enabled/disabled), 10-3
nap mode, 10-4
sleep mode, 10-5
Protection of memory areas
no-execute protection, 6-12
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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