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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 376/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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9-8
G2 PowerPC Core Reference Manual
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MOTOROLA
Memory Access Protocol
implementations where bus bandwidth is an important measurement of system
performance.
External arbitration is required in systems in which multiple devices must compete for the
system bus. The design of the external arbiter affects pipelining by regulating address bus
grant (core_bg), data bus grant (core_dbg), and address acknowledge (core_aack) signals.
For example, a one-level pipeline is enabled by asserting core_aack to the current address
bus master and granting mastership of the address bus to the next requesting master before
the current data bus tenure has completed. Two address tenures can occur before the current
data bus tenure completes.
The core can pipeline its own transactions to a depth of one level (intraprocessor
pipelining); however, the 60x bus protocol does not constrain the maximum number of
levels of pipelining that can occur on the bus between multiple masters (interprocessor
pipelining). The external arbiter must control the pipeline depth and synchronization
between masters and slaves.
In a pipelined implementation, data bus tenures are kept in strict order with respect to
address tenures. However, external hardware can further decouple the address and data
buses, allowing the data tenures to occur out of order with respect to the address tenures.
This requires some form of system tag to associate the out-of-order data transaction with
the proper originating address transaction (not defined for the G2 core interface). Individual
bus requests and data bus grants from each processor can be used by the system to
implement tags to support interprocessor, out-of-order transactions.
The G2 core supports a limited intraprocessor out-of-order, split-transaction capability via
the data bus write only (core_dbwo) signal. For more information concerning the use of
core_dbwo, see Section 9.10,
“
Using core-dbwo (Data Bus Write Only).”
9.2.3
Timing Diagram Conventions
Table 9-1 shows the conventions used in the timing diagrams.
This is a synchronous interface—all core input signals are sampled and output signals are
driven on the rising edge of the bus clock cycle.
Table 9-1. Timing Diagram Legend
Feature
Example
Description
Grey
core_artry_in
Core input while the core is the bus master
Bold overbar
core_br
Core output while the core is the bus master
Plain
Data
Core input or output while the core is the bus master
+
ADDR+
Core output (grouped: here, address plus attributes)
Plain overbar
qual_bg
Internal core signal inaccessible to the user, but used in diagrams to clarify
operations
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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