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參數(shù)資料
| 型號(hào)： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0 |
| 文件頁數(shù)： | 63/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 1. Overview
1-21
Implementation-Specific Information
The external access register (EAR) controls access to the external control facility
through the External Control In Word Indexed (
eciwx
) and External Control Out
Word Indexed (
ecowx
) instructions.
The time base register (TB) is a 64-bit register that maintains the time of day and
operates interval timers. It consists of two 32-bit fields—time base upper (TBU) and
time base lower (TBL).
The processor version register (PVR) is a read-only register that identifies the
version (model) and revision level of the processor. See Table 1-6 for the version and
revision level of the PVR for the G2 and G2_LE processor cores.
Block address translation (BAT) arrays—The PowerPC architecture defines 16 BAT
registers. The G2 core has four pairs of DBAT and IBAT registers. Note that G2_LE
supports additional BATs. See Figure 1-2 for a list of the SPR numbers for the BAT
arrays.
The following supervisor-level SPRs are implementation-specific (not defined in the
PowerPC architecture):
DMISS and IMISS are read-only registers that are loaded automatically on an
instruction or data TLB miss.
HASH1 and HASH2 contain the physical addresses of the primary and secondary
page table entry groups (PTEGs).
ICMP and DCMP contain a duplicate of the first word in the page table entry (PTE)
for which the table search is looking.
The required physical address (RPA) register is loaded by the core with the second
word of the correct PTE during a page table search.
The hardware implementation (HID0 and HID1) registers provide the means for
enabling core checkstops and features, and allows software to read the configuration
of the PLL configuration signals. The HID2 register enables the true little-endian
mode, cache way-locking, and the additional BAT registers.
A new system version register (SVR) is added to the G2_LE core, that identifies the
specific version (model) and revision level of the system-on-a-chip (SOC)
integration.
System memory base address (MBAR) is a new implementation-specific register for
the G2_LE core. It supports a system-level memory map.
The instruction address breakpoint register (IABR) is loaded with an instruction
address that is compared to instruction addresses in the dispatch queue. When an
address match occurs, an instruction address breakpoint exception is generated.
To support critical interrupts, two new registers (CSRR0 and CSRR1) are added to
the G2_LE core only.
Four additional SPRG registers (SPRG4–SPRG7) are in the G2_LE core
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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