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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 374/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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9-6
G2 PowerPC Core Reference Manual
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MOTOROLA
Memory Access Protocol
The basic functions of the address and data tenures are as follows:
Address tenure
— Arbitration: During arbitration, address bus arbitration signals are used to gain
address bus mastership.
— Transfer: After the core is the address bus master, it transfers the address on the
address bus. The address signals and the transfer attribute signals control the
address transfer. The address parity and address parity error signals ensure the
integrity of the address transfer.
— Termination: After the address transfer, the system signals that the address tenure
is completed or that it must be repeated.
Data tenure
— Arbitration: To begin the data tenure, the core arbitrates for data bus mastership.
— Transfer: After the core is the data bus master, it samples the data bus for read
operations or drives the data bus for write operations. The data parity and data
parity error signals ensure the integrity of the transfer.
— Termination: Data termination signals are required after each beat. Note that in a
single-beat transaction, the data termination signals also indicate the end of the
tenure, while in burst accesses, the data termination signals apply to individual
beats and indicate the end of the tenure only after the final data beat.
The core generates an address-only bus transfer during the execution of the
dcbz
instruction, and uses only the address bus with no data transfer involved. Additionally, the
core retry capability provides an efficient snooping protocol for systems with multiple
memory systems (including caches) that must remain coherent.
9.2.1
Arbitration Signals
Arbitration for both address and data bus mastership is performed by a central, external
arbiter and, minimally, by the arbitration signals shown in Section 8.3.1, “Address Bus
Arbitration Signals.” Most arbiter implementations require additional signals to coordinate
bus master/slave/snooping activities. Note that two arbitration signals—address bus busy
(core_abb
x
) and data bus busy (core_dbb
x
) are both inputs and outputs on the G2 core.
These signals are inputs unless the MPC603e has mastership of one or both of the
respective buses; they must be connected high through pull-up resistors so that they remain
negated when no devices have control of the buses.
The following list describes the address arbitration signals:
core_br (bus request)—Assertion indicates that the core is requesting mastership of
the address bus.
core_bg (bus grant)—Assertion indicates that the core may, with the proper
qualification, assume mastership of the address bus. A qualified bus grant occurs
F
Freescale Semiconductor, Inc.
n
.
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參數(shù)描述 |
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| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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