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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 499/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Index
Index-7
J–M
Interrupt,
see
Exceptions
IP, 5-13, 5-15
ISI, 5-4
ITLB, 1-3
IU, 1-1
J
JTAG/COP
interface, 11-1
interface signals, 8-2
K
Kill block operation, 4-20
L
Latency, 7-2, 7-26, 9-24
LE, 5-14
Little-endian mode enable, 2-8
Load operations, memory coherency actions, 4-19
Load/store
address generation, 3-19, 3-24
byte-reverse instructions, 3-21, A-20
floating-point load instructions, 3-24, A-21
floating-point move instructions, 3-18, A-22
floating-point store instructions, 3-25, A-21
integer load instructions, 3-20, A-19
integer store instructions, 3-20, A-20
load/store multiple instructions, 3-22, A-20
memory synchronization instructions, 3-28, 3-30,
A-21
string instructions, 3-23, A-21
Load/store unit, 7-4
execution timing, 7-21
latency, load and store instructions, 7-30
Logical addresses
translation into physical addresses, 6-1
Low-power operation, 10-1
LRU algorithm, 4-5
LSU, 1-1
lwarx
/
stwcx.
support, 9-42
lwarx/stwcx.
atomic memory references, 4-20
M
Machine check, 5-4
Machine check enable, 2-7
Machine check exception
checkstop state, 5-24
register settings
enabled, 5-23
SRR1 bit settings, 5-10
Machine state register, 4-35
Major processor design revision indicator, 2-5
Manufacturing revision, 2-5
Maskable asynchronous, 5-6
MCP signal, 8-40
ME, 5-13
MEI (modified, exclusive, or invalid, 4-3
MEI protocol
definition, MEI states, 4-16
enforcing memory coherency, 9-29
hardware considerations, 4-17
Memory accesses, 9-4
Memory coherency bit (M bit)
cache interactions, 4-10
I-bit setting, 4-12
M-bit setting, 4-12
timing considerations, 7-22
Memory control instructions
segment register manipulation, 3-36
TLB management, 3-36
user-level cache, 3-31, 3-35, 4-22
Memory management unit
address translation flow, 6-11
address translation mechanisms, 6-8, 6-11
block address translation, 6-9, 6-11, 6-20
block diagram, 6-5-6-7
data cache locking, 4-34
direct address translation, 4-11, 6-9, 6-11, 6-19
exceptions, 6-14
features summary, 6-2
general, 6-1
instruction cache locking, 4-39
instructions and registers, 6-17
memory protection, 6-10
overview, 1-31
page address translation, 6-8, 6-11, 6-27
page history status, 6-11, 6-21-6-24
page table search operation, 6-27
segment model, 6-21
software table search operation, 6-31, 6-36, 6-38
Memory reservation, 4-2
Memory synchronization
instructions, 3-28, 3-30, A-21
stwcx.
, 3-28
Memory/cache access modes
performance impact of copy-back mode, 7-22
see also
WIMG bits
Memory-coherent bit (M), 7-22
MESI, 1-3
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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