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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 408/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERMAD |
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9-40
G2 PowerPC Core Reference Manual
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MOTOROLA
Interrupt, Checkstop, and Reset Signals
processor core, and any attempt at late cancellation by the system may cause improper
operation by the core.
When the G2 core is following normal bus protocol, data may be canceled the bus cycle
after core_ta by either of two means—late cancellation by core_drtry, or late cancellation
by core_artry_in. When no-core_drtry mode is selected, both cancellation cases must be
disallowed in the system design for the bus protocol.
When no-core_drtry mode is selected, the system must ensure that core_drtry is not
asserted to the core which may cause improper operation of the bus interface. The system
must also ensure that an assertion of core_artry_in by a snooping device must occur no later
than the first assertion of core_ta to the core but not on the cycle after the first assertion of
core_ta.
Other than the inability to cancel data that was read by the master on the bus cycle after
core_ta was asserted, the bus protocol for the core is identical to that for the basic transfer
bus protocols described in this chapter, as well as for 32-bit data bus mode.
The G2 core selects the desired core_drtry mode at startup by sampling the state of the
core_drtry signal itself at the negation of core_hreset. If core_drtry is negated at the
negation of core_hreset, normal operation is selected. If core_drtry is asserted at the
negation of core_hreset, no-core_drtry mode is selected.
9.6.3
Reduced-Pinout Mode
The G2 core provides an optional reduced-pinout mode, which idles the switching of
numerous signals for reduced power consumption. Both input and output signals of the
core_dl[0:31], core_dp[0:7], core_ap[0:3], core_ape, core_dpe, and core_rsrv signals are
disabled when the reduced-pinout mode is selected. Note that the 32-bit data bus mode is
implicitly selected when the reduced-pinout mode is enabled.
In reduced-pinout mode, the bidirectional and output signals disabled are always driven
low during the periods when they would normally have been driven by the core. The
open-drain outputs (core_ape and core_dpe) are always three-stated. The bidirectional
inputs are always turned-off at the input receivers of the core and are not sampled.
The G2 core selects either full-pinout or reduced-pinout mode at startup by sampling the
state of the core_qack signal at the negation of core_hreset. If core_qack is asserted at the
negation of core_hreset, full-pinout mode is selected by the core. If core_qack is negated at
the negation of core_hreset, reduced-pinout mode is selected.
9.7
Interrupt, Checkstop, and Reset Signals
This section describes external interrupts, checkstop operations, and hard and soft reset
inputs.
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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