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參數(shù)資料
| 型號(hào)： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0 |
| 文件頁數(shù)： | 235/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 6. Memory Management
6-3
MMU Features
6.1.1
Memory Addressing
A program references memory using the effective (logical) address computed by the
processor when it executes a load, store, or cache instruction, and when it fetches the next
instruction. The effective address is translated to a physical address according to the
procedures described in Chapter 7, “Memory Management,” in the
Programming
Environments Manual
, augmented with information in this chapter. The memory
subsystem uses the physical address for the access.
For a complete discussion of effective address calculation, see Section 3.2.2.3, “Effective
Address Calculation.”
6.1.2
MMU Organization
Figure 6-1 shows the conceptual organization of a PowerPC MMU in a 32-bit
implementation; note that it does not describe the specific hardware used to implement the
memory management function for a particular processor. Processors may optionally
implement on-chip TLBs and may optionally support the automatic search of the page
tables for PTEs. In addition, other hardware features (invisible to the system software) not
depicted in the figure may be implemented.
Figure 6-2 and Figure 6-3 show the conceptual organization of the G2 core instruction and
data MMUs, respectively. The instruction addresses shown in Figure 6-2 are generated by
the processor for sequential instruction fetches and addresses that correspond to a change
TLBs
Architecturally defined
Instructions for maintaining optional TLBs (
tlbie
instruction in G2
core)
G2 core-specific
64-entry (32-entry byway), two-way set-associative ITLB
64-entry(32-entry byway), two-way set-associative DTLB
Segment descriptors
Architecturally defined
Stored as segment registers on-chip
Page table search
support
G2 core-specific
Three MMU exceptions defined: ITLB miss exception, DTLB miss
on load exception, and DTLB miss on store (or C = 0) exception;
MMU-related bits set in SRR1 for these exceptions.
IMISS and DMISS registers (missed effective address)
HASH1 and HASH2 registers (PTEG addr)
ICMP and DCMP registers (for comparing PTEs)
RPA register (for loading TLBs)
tlbli r
B instruction for loading ITLB entries
tlbld r
B instruction for loading DTLB entries
Shadow registers for GPR0–GPR3 (can use
r0
–
r3
in table search
handler without corruption of
r0
–
r3
in context that was previously
executing), called TGPR0–TGPR3.
Table 6-1. MMU Features Summary (continued)
Feature Category
Architecturally Defined/
G2 Core-Specific
Feature
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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