參數(shù)資料
型號(hào)： G2CORERMAD
英文描述： Errata to G2 PowerPC Core Reference Manual Rev. 0
中文描述： 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0
文件頁(yè)數(shù)： 350/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERMAD
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8-38
G2 PowerPC Core Reference Manual
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MOTOROLA
Signal Descriptions
Negation—Must occur after the bus clock cycle of the final (or only)
data beat of the transfer. For a burst transfer, the system can assert
core_ta for one bus clock cycle and then negate it to advance the
burst transfer to the next beat and insert wait states during the next
beat. (Note: When the core is configured for 1:1 clock mode and is
performing a burst read into the data cache, the core requires one
wait state between the assertion of core_ts and the first assertion of
core_ta for that transaction. If no-DRTRY mode is also selected, the
core requires two wait states for 1:1 clock mode, or one wait state for
1.5:1 clock mode.)
8.3.8.2
Data Retry (core_drtry)—Input
Following are the state meaning and timing comments for the core_drtry input.
State Meaning
Asserted—Indicates that the core must invalidate the data from the
previous read operation.
Negated—Indicates that data presented with core_ta on the previous
read operation is valid. Note that core_drtry is ignored for write
transactions.
Timing Comments
Assertion—Must occur during the bus clock cycle immediately after
core_ta is asserted if a retry is required. core_drtry may be held
asserted for multiple bus clock cycles. When core_drtry is negated,
data must have been valid on the previous clock with core_ta
asserted.
Negation—Must occur during the bus clock cycle after a valid data
beat. This may occur several cycles after core_dbb_out is negated,
effectively extending the data bus tenure.
Start-Up—core_drtrymode is sampled at the negation of
core_hreset; if core_drtrymode is asserted, no-DRTRY mode is
selected. If core_drtrymode is negated at start-up, core_drtry is
enabled.
8.3.8.3
Transfer Error Acknowledge (core_tea)—Input
Following are the state meaning and timing comments for the core_tea input.
State Meaning
Asserted—Indicates that a bus error occurred. Causes a machine
check exception (and possibly causes the processor to enter
checkstop state if machine check enable bit is cleared
(MSR[ME] = 0)). For more information, see Section 5.5.2.2,
“Checkstop State (MSR[ME] = 0).” Assertion terminates the current
transaction; that is, assertion of core_ta and core_drtry are ignored.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料
PDF描述
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
G2RL-14DC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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