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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 167/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 4. Instruction and Data Cache Operation
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4-19
Cache Coherency—MEI Protocol
4.7.4
Coherency Precautions
The G2 core supports a three-state coherency protocol that supports the modified,
exclusive, and invalid (MEI) cache states. This protocol is a compatible subset of the MESI
four-state protocol and operates coherently in systems that contain four-state caches. In
addition, the G2 core does not broadcast cache operations caused by cache instructions.
They are intended for the management of the local cache but not for other caches in the
system.
4.7.4.1
Coherency in Single-Processor Systems
The following situations concerning coherency can be encountered within a
single-processor system:
Load or store to a caching-inhibited page (WIM = 0bx1x) and a cache hit occurs.
Caching is inhibited for this page (I = 1)—Load or store operations to a
caching-inhibited page that hit in the cache cause boundedly undefined results.
Store to a page marked write-through (WIM = 0b10x) and a cache read hit to a
modified cache block.
This page is marked as write-through (W = 1)—The G2 core pushes the modified
cache block to memory and the block remains marked modified (M).
Note that when WIM bits are changed, it is critical that the cache contents reflect the new
WIM bit settings. For example, if a block or page that had allowed caching becomes
caching-inhibited, software should ensure that the appropriate cache blocks are flushed to
memory and invalidated.
4.7.5
Load and Store Coherency Summary
Table 4-4 provides a summary of memory coherency actions performed by the G2 core on
load operations. Noncacheable cases are not part of this table.
Table 4-5 provides an overview of memory coherency actions on store operations. This
table does not include noncacheable or write-through cases. The read-with-intent-to-
modify (RWITM) examples involve selecting a replacement class and casting-out modified
data that may have resided in that replacement class.
Table 4-4. Memory Coherency Actions on Load Operations
Cache State
Bus Operation
core_artry
Action
M
None
Don’t care
Read from cache
E
None
Don’t care
Read from cache
I
Read
Negated
Load data and mark E
I
Read
Asserted
Retry read operation
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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