參數(shù)資料
型號(hào)： G2CORERMAD
英文描述： Errata to G2 PowerPC Core Reference Manual Rev. 0
中文描述： 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0
文件頁(yè)數(shù)： 139/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERMAD
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MOTOROLA
Chapter 3. Instruction Set Model
3-31
Instruction Set Summary
3.2.5.3
Memory Control Instructions—VEA
Memory control instructions include the following types:
Cache management instructions
Segment register manipulation instructions
Translation lookaside buffer management instructions
This section describes the user-level cache management instructions defined by the VEA.
See Section 3.2.6.3, “Memory Control Instructions—OEA,” for information about
supervisor-level cache, segment register manipulation, and translation lookaside buffer
management instructions.
The instructions listed in Table 3-28 provide user-level programs the ability to manage
on-chip caches when they exist.
As with other memory-related instructions, the effect of the cache management instructions
on memory are weakly ordered. If the programmer needs to ensure that cache or other
instructions have been performed with respect to all other processors and system
mechanisms, a
sync
instruction must be placed in the program following those instructions.
Note that when data address translation is disabled (MSR[DR] = 0), the Data Cache Block
Set to Zero (
dcbz
) instruction allocates a cache block in the cache and may not verify that
the physical address is valid. If a cache block is created for an invalid physical address, a
machine check condition may result when an attempt is made to write that cache block back
to memory. The cache block could be written back as a result of the execution of an
instruction that causes a cache miss and the invalid addressed cache block is the target for
replacement or a Data Cache Block Store (
dcbst
) instruction.
Table 3-27. Memory Synchronization Instructions—VEA
Name
Mnemonic
Operand Syntax
Enforce In-Order Execution of I/O
eieio
—
Instruction Synchronize
isync
—
Table 3-28. User-Level Cache Instructions
Name
Mnemonic
Operand Syntax
Data Cache Block Flush
dcbf
rA,rB
Data Cache Block Set to Zero
dcbz
rA,rB
Data Cache Block Store
dcbst
rA,rB
Data Cache Block Touch
dcbt
rA,rB
Data Cache Block Touch for Store
dcbtst
rA,rB
Instruction Cache Block Invalidate
icbi
rA,rB
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料
PDF描述
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
G2RL-14DC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱(chēng):Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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