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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 390/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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9-22
G2 PowerPC Core Reference Manual
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MOTOROLA
Data Bus Tenure
Figure 9-7. Data Bus Arbitration
A qualified data bus grant can be expressed as the following:
Qualified data bus grant = core_dbg asserted while core_dbb_out, core_drtry, and
core_artry_out (associated with the data bus operation) are negated.
When a data tenure overlaps with its associated address tenure, a qualified core_artry_out
assertion coincident with a data bus grant signal does not result in data bus mastership
(core_dbb_out is not asserted). Otherwise, the G2 core always asserts core_dbb_out on the
bus clock cycle after recognition of a qualified data bus grant. Because the core can pipeline
transactions, there may be an outstanding data bus transaction when a new address
transaction is retried. In this case, the core becomes the data bus master to complete the
previous transaction.
9.4.1.1
Using the core_dbb_out Signal
The core_dbb_out signal should be connected between masters if data tenure scheduling is
left to the masters. Optionally, the memory system can control data tenure scheduling
directly with core_dbg. However, it is possible to ignore the core_dbb_out signal in the
system if the core_dbb_out input is not used as the final data bus allocation control between
data bus masters, and if the memory system can track the start and end of the data tenure.
If core_dbb_out is not used to signal the end of a data tenure, core_dbg is only asserted to
the next bus master the cycle before the cycle that the next bus master may actually begin
its data tenure, rather than asserting it earlier (usually during another master’s data tenure)
and allowing the negation of core_dbb_out to be the final gating signal for a qualified data
bus grant. Even if core_dbb_out is ignored in the system, the G2 core always recognizes its
own assertion of core_dbb_out and requires one cycle after data tenure completion to
0
1
2
3
core_ts_out
core_dbg
core_dbb_in
core_drtry
qual_dbg
core_dbb_out
Bus Clock
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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