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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 405/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 9. Core Interface Operation
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9-37
Optional Bus Configurations
9.6
Optional Bus Configurations
The G2 core supports the following three optional bus configurations that are selected by
the assertion or negation of core_drtry, core_tlbisync, and core_qack during the negation of
core_hreset.
32-bit data bus mode (see Section 9.6.1, “32-Bit Data Bus Mode,” for details)
No-core_drtry mode (see Section 9.6.2,
“
No_core_drtry Mode,” for details)
Reduced-pinout mode (see Section 9.6.3, “Reduced-Pinout Mode,” for details)
The operation and selection of the optional bus configurations are described in the
following sections.
9.6.1
32-Bit Data Bus Mode
The G2 core supports an optional 32-bit data bus mode, which differs from the 64-bit data
bus mode only in the byte lanes involved in the transfer and the number of data beats
performed. When the G2 core in 32-bit data bus mode, only byte lanes 0 through 3 are used
corresponding to core_dh[0:31] (both input and output signals) and core_dp[0:3] (both
input and output signals). Byte lanes 4 through 7 corresponding to core_dl[0:31] (both input
and output signals) and core_dp[4:7] (both input and output signals) are never used in this
mode. The unused data bus signals are not sampled by the core during read operations, and
they are driven low during write operations.
A data tenure in the 32-bit data bus mode takes one, two, or eight beats depending on the
transfer size (see Table 9-2 for details) and the cache mode for the address. Data
transactions of one or two data beats are performed for caching-inhibited load/store or
write-through store operations. These transactions do not assert the core_tbst_out signal
even though a two-beat burst may be performed (having the same core_tbst_out and
core_tsiz[0:2] encodings as the 64-bit data bus mode). Single-beat data transactions are
performed for bus operations of 4 bytes or less, and double-beat data transactions are
performed for 8-byte operations only. The core only generates an 8-byte operation for a
double-word-aligned load or store double operation to or from the floating-point GPRs. All
cache-inhibited instruction fetches are performed as word (single-beat) operations.
Data transactions of eight data beats are performed for burst operations that load into or
store from the core internal caches. These transactions transfer 32 bytes in the same way as
in 64-bit data bus mode, asserting the core_tbst_out signal, and signaling a transfer size of
2 (core_tsiz[0:2] = 0b010).
The same bus protocols apply for arbitration, transfer, and termination of the address and
data tenures in the 32-bit data bus mode as they apply to the 64-bit data bus mode. Late
core_artry_in cancellation of the data tenure applies on the bus clock after the first data beat
is acknowledged (after the first core_ta) for word or smaller transactions, or on the bus
clock after the second data beat is acknowledged (after the second core_ta) for double-word
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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| G2RL-1 | |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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