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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 503/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Index
Index-11
T–T
SRR0, 5-9, 5-11, 5-15, 5-16, 5-17, 11-2
SRR0/SRR1 (status save/restore registers)
bit settings for machine check exception, 5-10
bit settings for table search operations, 5-10
format, 2-19, 5-11
SRR1, 5-9, 5-14, 5-15, 5-16, 5-18
SRU, 1-1
Stall, definition, 7-3
Static branch prediction, 7-18
Static design, 10-5
Status save/restore register 0, 5-15
Store operations
memory coherency actions, 4-19
single-beat writes, 9-32
String instructions, 3-23, A-21
Superscalar, 7-3
Supervisor mode,
see
Privilege levels
Supervisor-level programs, 11-1
Supervisor-level registers summary, 2-4
Supervisor-level SPR, 11-2, 11-3
Sync operation, 4-20
Synchronization
context/execution synchronization, 3-10
execution of rfi, 5-16
memory synchronization instructions, 3-28, 3-30,
A-21
requirements, 11-8
Synchronous
imprecise, 5-2
precise, 5-2, 5-6
SYSCLK, 8-53
SYSCLK signal, 8-53
System call, 5-5
System call exception, 5-34
System interface
overview, 1-34
System linkage instructions, 3-33, A-23
System management interrupt, 5-6, 5-39, 10-2
System memory base address, 2-10
System quiesce control signals, 9-41
System register unit, 7-4
execution timing, 7-21
latency, CR logical instructions, 7-27
latency, system register instructions, 7-26
System reset, 5-4
System status
CKSTP_IN, 8-41
CKSTP_OUT, 8-41
core_cint, 8-39
HRESET, 8-42
INT, 8-39
MCP, 8-40
QACK, 8-45
QREQ, 8-46
RSRV, 8-45, 8-46
SMI, 8-40
SRESET, 8-43
TBEN, 8-46
TLBISYNC, 8-46
System version register, 2-10
T
TA signal, 8-37
Table search operations
algorithm, 6-27
software routines, 6-31, 6-36-6-48
SRR1 bit settings, 5-10
table search flow (primary and secondary), 6-29
Taken, 5-2
TBEN signal, 8-46
TBST signal, 8-23, 9-13, 9-24
TCK (JTAG test clock) signal, 8-48
TC
n
signals, 8-24, 9-19
TDI (JTAG test data input) signal, 8-48
TDO (JTAG test data output) signal, 8-49
TEA signal, 8-38, 9-27
Termination, 9-19, 9-24
Test interface, 8-50
TGPR0–GPR3 registers, 6-33
Throughput, 7-3
Time base
lower, 2-9
register, 10-2
upper, 2-9
Time-of-day maintenance, 10-5
Timing diagrams, interface
address transfer signals, 9-11
burst transfers with data delays, 9-35
single-beat reads, 9-31
single-beat reads with data delays, 9-33
single-beat writes, 9-32
single-beat writes with data delays, 9-34
use of TEA, 9-36
using DBWO, 9-43
Timing, instruction
BPU execution timing, 7-16
branch timing example, 7-20
cache arbitration, 7-10
cache hit, 7-10, 7-11, 7-14
FPU execution timing, 7-21
instruction dispatch, 7-13
instruction flow, 7-8
instruction scheduling guidelines, 7-23
IU execution timing, 7-20
latency summary, 7-26
load/store unit execution timing, 7-21
overview, 7-3
F
Freescale Semiconductor, Inc.
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n
.
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PDF描述 |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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