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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 346/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERMAD |
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8-34
G2 PowerPC Core Reference Manual
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MOTOROLA
Signal Descriptions
8.3.7.1.5
Data Bus High-Impedance Enable (core_d_tre)—Input
Following are the state meaning and timing comments for core_d_tre. core_d_tre is a
high-impedance enable signal on the G2 core and can be used to create an external
bidirectional data bus. When the related input/output signals are wire-ORed together, the
resulting bus functions similar to a bidirectional 60x data bus when core_d_tre is asserted.
See Section 8.2.2.2, “Logic Gate Equivalent and Bidirectional Signals,” for more
information.
State Meaning
Asserted—core_d_oe controls whether the data bus output signals
are driven or forced to a high-impedance state.
Negated—Indicates that data bus signals are always driven.
Timing Comments
Assertion/Negation—Must be set up prior to negation of the
core_hreset signal and remain stable during core operation. This is a
static configuration.
8.3.7.2
Data Bus Parity (DP[0:7])
There are eight data bus parity inputs and eight data bus parity output signals on the G2
core. The core also implements a data bus parity input enable signal. The byte assignments
are listed in Table 8-11.
8.3.7.2.1
Data Bus Parity In (core_dp_in[0:7])
Following are the state meaning and timing comments for core_dp_in[0:7].
State Meaning
Asserted/Negated—Should represent odd parity for each byte of
read data. Parity is checked on all data byte lanes, regardless of the
size of the transfer. Detected even parity causes a checkstop if data
parity errors are enabled in the HID0 register. (See core_dpe.)
Timing Comments
Assertion/Negation—The same as core_dl_in[0:31].
Table 8-11. Data Bus Parity Signal Assignments
Data Bus
Parity Signal
Data Bus Byte
Assignment
dp0
dh[0:7]
dp1
dh[8:15]
dp2
dh[16:23]
dp3
dh[24:31]
dp4
dl[0:7]
dp5
dl[8:15]
dp6
dl[16:23]
dp7
dl[24:31]
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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