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參數(shù)資料
| 型號(hào)： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0 |
| 文件頁數(shù)： | 233/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 6. Memory Management
6-1
Chapter 6
Memory Management
This chapter describes the G2 core implementation of the memory management unit
(MMU) specifications provided by the PowerPC operating environment architecture
(OEA). The MMU implementation of the G2 core is the same as that of the MPC603e
microprocessor. However, the G2_LE core implements four additional IBAT entries and
four additional DBAT entries.
The primary function of the MMU in a processor of this family is the translation of logical
(effective) addresses to physical addresses (referred to as real addresses in the architecture
specification) for memory accesses, and I/O accesses (I/O accesses are assumed to be
memory-mapped). In addition, the MMU provides access protection on a segment, block,
or page basis. This chapter describes the specific hardware used to implement the MMU
model of the OEA in the core. Refer to Chapter 7, “Memory Management,” in the
Programming Environments Manual
for a complete description of the conceptual model.
Two general types of accesses generated by processors that implement the PowerPC
architecture require address translation—instruction accesses, and data accesses to memory
generated by load and store instructions. Generally, the address translation mechanism is
defined in terms of segment descriptors and page tables defined by the PowerPC
architecture for locating the effective-to-physical address mapping for instruction and data
accesses. The segment information translates the effective address to an interim virtual
address and the page table information translates the virtual address to a physical address.
The segment descriptors, used to generate the interim virtual addresses, are stored as
on-chip segment registers on 32-bit implementations (such as the G2 core). In addition, two
translation lookaside buffers (TLBs) are implemented on the core to keep recently-used
page address translations on-chip. Although the OEA describes one MMU (conceptually),
the G2 core hardware maintains separate TLBs and table search resources for instruction
and data accesses that can be accessed independently (and simultaneously). Therefore, the
core is described as having two MMUs, one for instruction accesses (IMMU) and one for
data accesses (DMMU).
The block address translation (BAT) mechanism is a software-controlled array that stores
the available block address translations on-chip. BAT array entries are implemented as
pairs of BAT registers that are accessible as supervisor-level special-purpose registers
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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