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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 205/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 5. Exceptions
5-13
Exception Processing
14
TGPR
Temporary GPR remapping (implementation-specific)
0 Normal operation
1 TGPR mode. GPR0–GPR3 are remapped to TGPR0–TGPR3 for use by TLB miss routines
The contents of GPR0–GPR3 remain unchanged while MSR[TGPR] = 1. Attempts to use
GPR4–GPR31 with MSR[TGPR] = 1 yield undefined results. Temporarily replaces
TGPR0–TGPR3 with GPR0–GPR3 for use by TLB miss routines. The TGPR bit is set when
either an instruction TLB miss, data read miss, or data write miss exception is taken. The
TGPR bit is cleared by an
rfi
instruction.
15
ILE
Exception little-endian mode. When an exception occurs, this bit is copied into MSR[LE] to
select the endian mode for the context established by the exception.
16
EE
External interrupt enable
0 The processor ignores external interrupts, system management interrupts, and
decrementer interrupts.
1 The processor is enabled to take an external interrupt, system management interrupt, or
decrementer interrupt.
17
PR
Privilege level
0 The processor can execute both user- and supervisor-level instructions.
1 The processor can only execute user-level instructions.
18
FP
Floating-point available
0 The processor prevents dispatch of floating-point instructions, including floating-point loads,
stores, and moves.
1 The processor can execute floating-point instructions, and can take floating-point enabled
exception type program exceptions.
19
ME
Machine check enable
0 Machine check exceptions are disabled
1 Machine check exceptions are enabled
20
FE0
Floating-point exception mode 0 (see Table 5-8)
21
SE
Single-step trace enable
0 The processor executes instructions normally
1 The processor generates a trace exception on the successful completion of the next
instruction
22
BE
Branch trace enable
0 The processor executes branch instructions normally
1 The processor generates a trace exception upon the successful completion of a branch
instruction
23
FE1
Floating-point exception mode 1 (see Table 5-8)
24
CE
Critical interrupt exception enable (G2_LE core-only)
0 Critical interrupts disabled
1 Critical interrupts enabled; critical interrupt exception and
rfci
instruction enabled.
The critical interrupt is an asynchronous implementation-specific exception. The critical
interrupt exception vector offset is 0x00A00. The Return From Critical Interrupt (
rfci
)
instruction is implemented to return from these exception handlers. Also, CSRR0 and
CSRR1, are used to save and restore the processor state for critical interrupts.
25
IP
Exception prefix. The setting of this bit specifies whether an exception vector offset is
prepended with Fs or 0s. In the following description,
nnnnn
is the offset of the exception. See
Table 5-2.
0 Exceptions are vectored to the physical address 0x000
n_nnnn
1 Exceptions are vectored to the physical address 0xFFF
n_nnnn
Table 5-7. MSR Bit Settings (continued)
Bits
Name
Description
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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