參數(shù)資料
型號(hào)： G2CORERMAD
英文描述： Errata to G2 PowerPC Core Reference Manual Rev. 0
中文描述： 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0
文件頁(yè)數(shù)： 347/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERMAD
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MOTOROLA
Chapter 8. Signal Descriptions
8-35
Signal Descriptions
8.3.7.2.2
Data Bus Parity Input Enable (core_dp_ien)—Output
core_dp_ien is an input-enable indicator to its corresponding bus signals. Following are the
state meaning and timing comments for core_dp_ien when core_dp_tre is negated.
State Meaning
Asserted—Indicates that the G2 core is excepting valid data bus
parity.
Negated—Indicates that the data bus parity input is ignored.
Timing Comments
Assertion/Negation—Valid data must be presented to
core_dp_in[0:7] when core_dp_ien is asserted to the system logic.
These signals allow integrators to support either a bidirectional or
unidirectional data bus parity interface.
8.3.7.2.3
Data Bus Parity Out (core_dp_out[0:7])
Following are the state meaning and timing comments for core_dp_out[0:7].
State Meaning
Asserted/Negated—Represents odd parity for each of 8 bytes of data
for write transactions. Odd parity means that an odd number of bits,
including the parity bit, are driven high.
Timing Comments
Assertion/Negation—The same as core_dl_out[0:31].
High Impedance—The same as core_dl_out[0:31].
8.3.7.3
Data Parity Error (core_dpe)—Output
The core_dpe signal is an output signal (output-only) on the G2 core. The core also
implements data parity error output enable and data parity error high-impedance enable
signals. core_dpe acts as follows:
If core_dpe_tre is asserted, the output is in one of the following three states—high
impedance, driven high, or driven low.
If core_dpe_tre is negated, the output is either driven to the high or low state. In this
case, a valid value on core_dpe exists when core_dpe_oe is asserted.
Following are the state meaning and timing comments for the core_dpe output.
State Meaning
Asserted—Indicates that incorrect data bus parity was detected
during a read transaction when HID0[EBD] is enabled. Internally,
the core can take a machine check interrupt or enter a checkstop
state.
Negated—Indicates correct data bus parity on the data bus.
Timing Comments
Assertion—Occurs on the second bus clock cycle after core_ta is
asserted to the core, unless core_ta is canceled by an assertion of
core_drtry or core_artry (in certain cases).
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料
PDF描述
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
G2RL-14DC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱(chēng):Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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