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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 45/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 1. Overview
1-3
Overview
The G2 core provides independent on-chip, 16-Kbyte, four-way set-associative,
physically-addressed caches for instructions and data, and on-chip instruction and data
memory management units (MMUs). The MMUs contain 64-entry, two-way
set-associative, data and instruction translation lookaside buffers (DTLB and ITLB) that
provide support for demand-paged virtual-memory address translation and variable-sized
block translation. The TLBs and caches use a least recently used (LRU) replacement
algorithm.
The G2 core also supports block address translation through the use of two independent
instruction and data block address translation (IBAT and DBAT) arrays, each containing
four pairs of BATs; however the G2_LE core supports block address translation arrays of
eight pairs of data BATs and eight pairs of instruction BATs. Effective addresses are
compared simultaneously with all four (or eight, for G2_LE) entries in the BAT array
during block translation. In accordance with the PowerPC architecture, if an effective
address hits in both the TLB and BAT array, the BAT translation takes priority.
The G2 core has a selectable 32- or 64-bit 60x data bus and a 32-bit 60x address bus. The
core interface protocol allows multiple masters to compete for system resources through a
central external arbiter. The G2 core provides a three-state (exclusive, modified, and
invalid) coherency protocol which is a compatible subset of a four-state
(modified/exclusive/shared/invalid) MESI protocol. This protocol operates coherently in
systems that contain four-state caches. The G2 core supports single-beat and burst data
transfers for memory accesses and supports memory-mapped I/O operations.
The G2_LE core has a new MMU with eight additional BATs which provides better
performance in protecting accesses on a segment, block, or page basis along with memory
accesses and I/O accesses. The true little-endian mode is another enhanced capability of the
G2_LE core which is not managed on a page basis through the MMU. Unlike the PowerPC
little-endian mode (manipulates the only address bits), the true little-endian mode actually
operates on true little-endian instructions and data from memory.
The critical interrupt is an additional exception in the G2_LE core which has higher priority
order than the system management interrupt. Also debug feature is improved in the G2_LE.
See Section 1.3.8, “Debug Features (G2_LE Only),” for more detail. Additional SPRG
exception handling registers are provided for enhancing the use of the operating system.
1.1.1
Features
This section describes the major features of the G2 core noting where the G2 and G2_LE
implementations differ:
High-performance, superscalar microprocessor core
— As many as three instructions issued and retired per clock
— As many as five instructions in execution per clock
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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