參數(shù)資料
型號(hào)： G2CORERMAD
英文描述： Errata to G2 PowerPC Core Reference Manual Rev. 0
中文描述： 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0
文件頁(yè)數(shù)： 428/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERMAD
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11-6
G2 PowerPC Core Reference Manual
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MOTOROLA
Exception Vectors and Priority
only. Watchpoint signals allow external observability of breakpoint matches and address
matching is the output to the watchpoint signals (core_iabr, core_iabr2, core_dabr, and
core_dabr2). These four watchpoint signals are asserted for at least one bus clock cycle.
When DBCR and IBCR are configured for combinational signal type OR, the watchpoint
signals—core_iabr,
core_iabr2 and core_dabr, core_dabr2—reflect their respective
breakpoints. When DBCR and IBCR are configured for combinational signal type AND,
only the core_iabr2 and core_dabr2
watchpoint signals are asserted when the AND
condition is met. IBCR[DNS] and DBCR[DNS] inhibit the signal transition on the core
signal pins.
11.4 Exception Vectors and Priority
Table 11-2 lists exception vectors which are associated with debug and breakpoint events.
Breakpoint events do not change other exception vectors and conditions
11.5 Instruction Address Breakpoint Examples
The address matching for the instruction address breakpoint register has the following four
possible conditions for the specific register signals:
Instruction’s effective address = IABR_ADDR (value in IABR[CEA])
Instruction’s effective address = IABR_ADDR OR instruction’s effective address =
IABR2_ADDR (value in IABR2[CEA])
IABR_ADDR < instruction’s effective address < IABR2_ADDR
Instruction’s effective address < IABR_ADDR OR instruction’s effective address >
IABR2_ADDR
Table 11-3 describes the instruction address breakpoint register for a single address
matching conditions.
Table 11-2. Related Debug Exceptions and Conditions
Exception
Type
Vector Offset
Causing Condition
Data access
00300
A data address breakpoint exception occurs when a match condition exists for the
effective address of the data access in either DABR or DABR2 for the next read or
write data access, and WBE and RBE, DABR enable bits are set for read or write,
respectively. A data breakpoint event is determined by setting DSISR[DABR], which
causes a data access exception. The DAR contains the address of the breakpoint
match condition.
Trace
00D00
The trace exception is taken when MSR[SE] = 1 or when the currently completing
instruction is a branch instruction and
MSR[BE] = 1.
Instruction
address
breakpoint
01300
An instruction address breakpoint exception occurs when a match condition exists for
the effective address of the instruction access in either IABR or IABR2 for the next
instruction to complete in the completion unit, and WBE, IABR enable bit is set.
F
Freescale Semiconductor, Inc.
n
.
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PDF描述
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
G2RL-14DC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱(chēng):Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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