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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 229/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 5. Exceptions
5-37
Exception Definitions
5.5.15 Data TLB Miss on Store Exception (0x01200)
When the effective address for a data store or cache operation cannot be translated by the
DTLB, a data TLB miss on store exception is generated. The data TLB miss on store
exception is also taken when the changed bit (C = 0) for a DTLB entry needs to be updated
for a store operation. Register settings for the instruction and data TLB miss exceptions are
described in Table 5-20.
If a data TLB miss exception handler fails to find the desired PTE, then a page fault must
be synthesized. The handler must restore the machine state and clear MSR[TGPR] before
invoking the DSI exception (0x00300).
Software table search operations are discussed in Chapter 6, “Memory Management.”
When a data TLB miss on store exception is taken, instruction execution for the handler
begins at offset 0x01200 from the physical base address indicated by MSR[IP].
5.5.16 Instruction Address Breakpoint Exception (0x01300)
The instruction address breakpoint is controlled by the IABR and IABR2 special purpose
register. Bits [0–29] of IABR and IABR holds an effective address to which each
instruction’s address is compared. The exception is enabled by setting bit 30 in the IABR
and IABR2. The exception is taken when an instruction breakpoint address matches on the
Table 5-20. Instruction and Data TLB Miss Exceptions—Register Settings
Register
Setting Description
SRR0
Set to the address of the next instruction to be executed in the program for which the TLB miss
exception was generated.
SRR1
0–3
4–11
12
Loaded from condition register CR0 field
Cleared
KEY. Key for TLB miss (SR[Ks] or SR[Kp], depending on whether the access is a user or
supervisor access).
D/I. Data or instruction access.
0 = Data TLB miss
1 = Instruction TLB miss
WAY. Next TLB set to be replaced (set per LRU).
0 = Replace TLB associativity set 0
1 = Replace TLB associativity set 1
S/L. Store or load data access.
0 = Data TLB miss on load
1 = Data TLB miss on store (or C = 0)
16–31 Loaded from MSR[16–31]
13
14
15
MSR
POW 0
TGPR 1
ILE
EE
PR
—
0
0
FP
ME
FE0
SE
BE
0
—
0
0
0
FE1
CE
IP
IR
DR
0
—
—
0
0
RI
LE
0
Set to value of ILE
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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