參數(shù)資料
型號(hào)： G2CORERMAD
英文描述： Errata to G2 PowerPC Core Reference Manual Rev. 0
中文描述： 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0
文件頁(yè)數(shù)： 67/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERMAD
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MOTOROLA
Chapter 1. Overview
1-25
Implementation-Specific Information
1.3.3.2
Implementation-Specific Cache Implementation
The G2 core has two 16-Kbyte, four-way set-associative (instruction and data) caches. The
caches are physically addressed, and the data cache can operate in either write-back or
write-through mode as specified by the PowerPC architecture.
The data cache is configured as 128 sets of 4 blocks each. Each block consists of 32 bytes,
2 state bits, and an address tag. The two state bits implement the three-state MEI
(modified/exclusive/invalid) protocol. Each block contains eight 32-bit words. Note that
the PowerPC architecture defines the term ‘block’ as the cacheable unit. For the core, the
block size is equivalent to a cache line. A block diagram of the data cache organization is
shown in Figure 1-3.
Figure 1-3. Data Cache Organization
The instruction cache also consists of 128 sets of 4 blocks, and each block consists of
32 bytes, an address tag, and a valid bit. The instruction cache may not be written to, except
through a block fill operation. In the G2 core, the instruction cache is blocked only until the
critical load completes. The G2 core supports instruction fetching from other instruction
cache lines following the forwarding of the critical-first-double-word of a cache line load
operation. Successive instruction fetches from the cache line being loaded are forwarded,
and accesses to other instruction cache lines can proceed during the cache line load
operation. The instruction cache is not snooped, and cache coherency must be maintained
by software. A fast hardware invalidation capability is provided to support cache
maintenance. The organization of the instruction cache is very similar to the data cache
shown in Figure 1-3.
Each cache block contains eight contiguous words from memory that are loaded from an
8-word boundary (that is, bits A[27–31] of the effective addresses are zero); thus, a cache
block never crosses a page boundary. Misaligned accesses across a page boundary can incur
a performance penalty.
Address Tag 1
Address Tag 2
Address Tag 3
Block 1
Block 2
Block 3
128 Sets
Address Tag 0
Block 0
8 Words/Block
State
State
State
Words 0–7
Words 0–7
Words 0–7
Words 0–7
State
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料
PDF描述
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
G2RL-14DC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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