參數(shù)資料
型號(hào)： G2CORERMAD
英文描述： Errata to G2 PowerPC Core Reference Manual Rev. 0
中文描述： 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0
文件頁(yè)數(shù)： 365/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERMAD
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MOTOROLA
Chapter 8. Signal Descriptions
8-53
Signal Descriptions
State Meaning
Asserted—Indicates that the DABR register has matched with the
data address breakpoint condition set in the DBCR. See
Section 2.1.2.15.1, “Data Address Breakpoint Control Registers
(DBCR)—G2_LE-Only,” for more information.
Negation—Indicates that DABR has not matched or DBCR has
disabled the breakpoint.
Assertion/Negation—Occurs synchronously with respect to bus
clock cycles.
Timing Comments
8.3.14.4 Data Address Breakpoint Register Watchpoint
(core_dabr2)—Output
The data address breakpoint register (core_dabr2) signal is an output on the G2_LE core.
See Section 2.1.2.15, “Data Address Breakpoint Register (DABR and DABR2)—G2_LE
Only,” for more information. Following is the state meaning and timing comments for the
core_dabr2 input signal.
State Meaning
Asserted—Indicates that the DABR2 register has matched the data
breakpoint condition set in the DBCR. See Section 2.1.2.15.1, “Data
Address Breakpoint Control Registers (DBCR)—G2_LE-Only,” for
more information.
Negation—Indicates that DABR2 has not matched or DBCR has
disabled the breakpoint.
Timing Comments
Assertion/Negation—Occurs synchronously with respect to bus
clock cycles.
8.3.15 Clock Signals
The clock signal inputs of the G2 core determine the system clock frequency and provide
a flexible clocking scheme that allow the processor to operate at an integer multiple of the
system clock frequency.
Refer to the appropriate hardware specifications for exact timing relationships of the clock
signals.
8.3.15.1 System Clock (core_sysclk)—Input
The core requires a single system clock (core_sysclk) input. This input sets the frequency
of operation for the bus interface. Internally, the core uses a phase-locked loop (PLL) circuit
to generate a master clock for all of the CPU circuitry (including the bus interface circuitry)
which is phase-locked to the core_sysclk input. The master clock may be set to an integer
or half-integer multiple of the SYSCLK frequency allowing the CPU core to operate at an
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料
PDF描述
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
G2RL-14DC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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