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參數(shù)資料
| 型號(hào)： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0 |
| 文件頁數(shù)： | 220/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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5-28
G2 PowerPC Core Reference Manual
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MOTOROLA
Exception Definitions
When an external interrupt is taken, instruction execution for the handler begins at offset
0x00500 from the physical base address indicated by MSR[IP].
The G2 core only recognizes the interrupt condition (core_int asserted) if the MSR[EE] bit
is set; it ignores the interrupt condition if the MSR[EE] bit is cleared. To guarantee that the
external interrupt is taken, the core_int signal must be held asserted until the G2 core takes
the interrupt. If the core_int signal is negated before the interrupt is taken, the G2 core is
not guaranteed to take an external interrupt. The interrupt handler must send a command to
the device that asserted core_int, acknowledging the interrupt and instructing the device to
negate core_int before the handler re-enables recognition of external interrupts.
5.5.6
Alignment Exception (0x00600)
This section describes conditions that can cause alignment exceptions in the G2 core. The
G2 core implements the alignment exception as it is defined in the PowerPC architecture.
For information on bit settings and how exception conditions are detected, refer to the
Programming Environments Manual
. Note that the PowerPC architecture allows individual
processors to determine whether an exception is required to handle various alignment
conditions.
Similar to DSI exceptions, alignment exceptions use the SRR0 and SRR1 to save the
machine state and the DSISR to determine the source of the exception. The G2 core initiates
an alignment exception when it detects any of the following conditions:
The operand of a floating-point load or store operation is not word-aligned
The operand of an
lmw
,
stmw
,
lwarx
, or
stwcx.
instruction is not word-aligned.
A multiple or string access is attempted with the MSR[LE] bit set
The operand of a floating-point load or store operation is to a direct-store segment
The operand of an elementary, multiple or string load or store crosses a segment
boundary with a change to the direct-store attribute (T bit different).
Table 5-15. External Interrupt—Register Settings
Register
Setting
SRR0
Set to the effective address of the instruction that the processor would have attempted to execute next
if no interrupt conditions were present.
SRR1
0–15
16–31 Loaded from MSR[16–31]
Cleared
MSR
POW 0
TGPR 0
ILE
EE
PR
—
0
0
FP
ME
FE0
SE
BE
0
—
0
0
0
FE1
CE
IP
IR
DR
0
—
—
0
0
RI
LE
0
Set to value of ILE
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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