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參數(shù)資料
| 型號(hào)： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0 |
| 文件頁數(shù)： | 495/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Index
Index-3
D–D
WIMG bits, 4-10, 4-14, 9-29
write-back mode, 4-12
Cache hit, 7-10
Cache locking, 4-31
Cache management instructions, 3-31, 3-35, 4-22, A-23
Cache operations
basic data cache operations, 4-8
data cache transactions, 4-9
instruction cache fill operations, 4-4
overview, 1-13, 4-1
response to bus transactions, 4-20
Cache unit
memory performance, 7-22
operation of the cache, 9-2
overview, 4-1
Cache-inhibited, 6-16
Cache-inhibited accesses (I bit)
cache interactions, 4-10
I-bit setting, 4-12
timing considerations, 7-23
CE, 5-13
DABR, 11-2
DABR2, 11-2
Changed (C) bit, 6-11, 6-21
Changed (C) bit maintenance
recording, 6-21-6-24
Changed (C) bit maintenance recording, 6-11
Checkstop
signal, 8-41, 9-41
state, 5-24
Checkstop high-impedance enable (core_ckstp_tre)
input, 8-42
Checkstop output enable (core_ckstp_oe) output, 8-42
CI signal, 8-24
Classes of instructions, 3-6
Clean block operation, 4-20
Clock signals
CLK_OUT, 8-54
PLL_CFG
n
, 8-55
SYSCLK, 8-53
CMOS, 10-1
Combinational matching, 11-5
Company or manufacturer ID number, 2-4
Compare and match type conditions, 11-2
Compare instructions, 3-17, A-16
Compare type and match type conditions, 11-3
Completion
considerations, 7-13
definition, 7-1
unit, 11-3
Completion queue, 7-1, Glossar y-3
Context synchronization, 3-10
Control bits, 10-2
Conventions, xxxv, xli, 3-1
COP/scan interface, 8-47
COP_SVR instruction, 11-1
Copy-back mode, 7-22
core_cint signal, 8-39
core_dbwo signal, 9-43
CR logical instructions, 3-27
Critical interrupt, 5-5, 5-16
exception enable (G2_LE only), 2-7
registers (G2_LE only), 2-10
CSE
n
signals, 8-25
CSRR0, 5-9, 5-11, 5-15, 5-16, 5-17
CSRR1, 5-9, 5-11, 5-15, 5-16, 5-17, 5-18
D
DABR, 11-1, 11-3
DSISR, 11-3
DABR{BT}, 11-3
DABR2, 11-1, 11-3
DABR2{BT}, 11-3
DAR, 5-24, 11-2, 11-3
Data accesses, 6-1
Data address breakpoint
control register, 2-10
match, 11-2
registers, 11-1
registers (DABR, DABR2), 11-2
Data address control register (DBCR), 11-3
Data address register, 5-26
Data address translation, 2-8
Data block address translation, 4-35, 4-39
Data breakpoint registers, 2-10
Data bus
32-bit data bus mode, 9-37
arbitration signals, 8-29, 9-7
bus arbitration, 9-21
data tenure, 9-6
data transfer, 8-31, 9-23
data transfer termination, 8-37, 9-24
Data bus high, 8-32
Data bus in (core_dh_in{0-31}, core_dl_in{0-31}), 8-32
Data bus input enable (core_dh_ien, core_dl_ien) output,
8-32
Data bus low, 8-32
Data bus out (core_dh_out{0-31}, core_dl_out{0-31})
output, 8-33
Data cache, 4-2
basic operations, 4-8
broadcasting, 4-7
bus transactions, 4-9
cache control, 4-6
configuration, 4-1
DCFI, DCE, DLOCK bits, 4-6
disabling, 4-7
F
Freescale Semiconductor, Inc.
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Go to: www.freescale.com
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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