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參數(shù)資料
| 型號(hào)： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0 |
| 文件頁數(shù)： | 386/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERMAD |
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9-18
G2 PowerPC Core Reference Manual
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MOTOROLA
Address Bus Tenure
9.3.2.5.1
Alignment of External Control Instructions
The size of the data transfer associated with the
eciwx
and
ecowx
instructions is always
4 bytes. However, if either of these instructions is misaligned and crosses any word
boundary, the core generates two bus operations, each smaller than 4 bytes. For the first bus
operation, bits core_a_out[29:31] equal bits 29–31 of the effective address of the
instruction, which is 0b101, 0b110, or 0b111. The size associated with the first bus
operation will be 3, 2, or 1 bytes, respectively. For the second bus operation, bits
core_a_out[29:31] equal 0b000 and the size associated with the operation is 1, 2, or 3 bytes,
respectively. For both operations, core_tbst_out and core_tsiz[0:2] are redefined to specify
the resource ID (RID). The resource ID is copied from bits 28–31 of the EAR. For
eciwx
/
ecowx
operations, EAR[28] is set if core_tbst_out is high. The size of the second bus
operation cannot be deduced from the operation itself; the system must determine how
many bytes were transferred on the first bus operation to determine the size of the second
operation.
Furthermore, the two bus operations associated with such a misaligned external control
instruction are not atomic. That is, the core may initiate other types of memory operations
Table 9-8. Misaligned 32-Bit Data Bus Transfer (4-Byte Examples)
Transfer Size
(4 Bytes)
core_tsiz
[0:2]
core_a-out
[29:31]
Data Bus Byte Lanes
0
1
2
3
4
5
6
7
Aligned
1 0 0
0 0 0
A
A
A
A
x
x
x
x
Misaligned:
First access
0 1 1
0 0 1
A
A
A
x
x
x
x
Second access
0 0 1
1 0 0
A
—
—
—
x
x
x
x
Misaligned:
First access
0 1 0
0 1 0
—
—
A
A
x
x
x
x
Second access
0 1 0
1 0 0
A
A
—
x
x
x
x
x
Misaligned:
First access
0 0 1
0 1 1
—
—
—
A
x
x
x
x
Second access
0 1 1
1 0 0
A
A
A
—
x
x
x
x
Aligned
1 0 0
1 0 0
A
A
A
A
x
x
x
x
Misaligned:
First access
0 1 1
1 0 1
—
A
A
A
x
x
x
x
Second access
0 0 1
0 0 0
A
—
—
—
x
x
x
x
Misaligned:
First access
0 1 0
1 1 0
—
—
A
A
x
x
x
x
Second access
0 1 0
0 0 0
A
A
—
—
x
x
x
x
Misaligned:
First access
0 0 1
1 1 1
—
—
—
A
x
x
x
x
Second access
0 1 1
0 0 0
A
A
A
—
x
x
x
x
Notes:
A:
—
:
Byte lane not used.
x
:
Byte lane not used in 32-bit bus mode.
Byte lane used.
F
Freescale Semiconductor, Inc.
n
.
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