參數(shù)資料
型號(hào)： G2CORERMAD
英文描述： Errata to G2 PowerPC Core Reference Manual Rev. 0
中文描述： 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0
文件頁(yè)數(shù)： 174/506頁(yè)
文件大小： 6720K
代理商： G2CORERMAD
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4-26
G2 PowerPC Core Reference Manual
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MOTOROLA
System Bus Interface and Cache Instructions
4.8.7
Enforce In-Order Execution of I/O (eieio) Instruction
As defined by the PowerPC architecture, the
eieio
instruction provides an ordering function
for the effects of load and store instructions executed by a given processor. Executing
eieio
ensures that all memory accesses previously initiated by the given processor are completed
with respect to main memory before any memory accesses subsequently initiated by the
processor access main memory. The
eieio
instruction orders loads and stores to caching-
inhibited memory only.
The
eieio
instruction is intended for use only in performing memory-mapped I/O
operations. It enforces strong ordering of cache-inhibited memory accesses during I/O
operations between the processor and I/O devices.
When executed by the G2 core, the
eieio
instruction is treated as a no-op; caching-inhibited
load and store operations (inhibited by the WIMG bits for the page) are performed in strict
program order.
4.8.8
Instruction Cache Block Invalidate (icbi) Instruction
The execution of an
icbi
instruction causes all four cache sets indexed by the EA to be
marked invalid. No cache hit is required, and no MMU translation is performed.
4.8.9
Instruction Synchronize (isync) Instruction
The
isync
instruction waits for all previous instructions to complete and then discards any
previously fetched instructions, causing subsequent instructions to be fetched (or refetched)
from memory and to execute in the context established by the previous instructions. This
instruction has no effect on other processors or on their caches.
4.9
System Bus Interface and Cache Instructions
Table 4-7 provides an overview of the bus operations initiated by cache control
instructions. The cache control, TLB management, and synchronization instructions
supported by the G2 core may affect or be affected by the operation of the bus. None of the
instructions will actively broadcast through address-only transactions on the bus (except for
dcbz
), and no broadcasts by other masters are snooped by the G2 core (except for kills).
The operation of the instructions, however, may indirectly cause bus transactions to be
performed, or their completion may be linked to the bus. Table 4-7 summarizes how these
instructions may operate with respect to the bus.
F
Freescale Semiconductor, Inc.
n
.
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PDF描述
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
G2RL-14DC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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