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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 222/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERMAD |
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5-30
G2 PowerPC Core Reference Manual
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MOTOROLA
Exception Definitions
depending on the type of operation, the boundaries crossed, and the mode that the processor
is in during execution. More specifically, these operations may either cause an alignment
exception or they may cause the processor to break the memory access into multiple,
smaller accesses with respect to the cache and the memory subsystem.
The G2 core can initiate an alignment exception for the access shown in Table 5-17. In this
case, the appropriate range check is performed before the instruction begins execution. As
a result, if an alignment exception is taken, it is guaranteed that no portion of the instruction
has been executed.
A page-address translation access occurs when MSR[DR] is set, SR[T] is cleared, and there
is not a match in the BAT. Note the following points:
The following is true for all loads and stores except strings/multiples:
— Byte operands never cause an alignment exception
— Half-word operands can cause an alignment exception if the EA ends in 0xFFF
— Word operands can cause an alignment exception if the EA ends in 0xFFD–FFF
— Double-word operands cause an alignment exception if the EA ends in
0xFF9–FFF
The
dcbz
instruction causes an alignment exception if the access is to a page or
block with the W (write-through) or I (cache-inhibit) bit set in the TLB or BAT,
respectively.
A misaligned memory access that does not cause an alignment exception will not perform
as well as an aligned access of the same type. The resulting performance degradation due
to misaligned accesses depends on how well each individual access behaves with respect
to the memory hierarchy. At a minimum, additional cache access cycles are required that
can delay other processor resources from using the cache. More dramatically, for an access
to a noncacheable page, each discrete access involves individual processor bus operations
that reduce the effective bandwidth of that bus.
Finally, note that when the G2 core is in page address translation mode, there is no special
handling for accesses that fall into BAT regions.
5.5.6.2
Load/Store Multiple Alignment Exceptions
Most alignment exceptions store the address as computed by the instruction in the DAR.
However, when the operand of an
lmw
,
stmw
,
lwarx
, or
stwcx.
instruction is not
word-aligned that address value + 4 is stored into the DAR.
Table 5-17. Access Types
MSR[DR]
SR[T]
Access Type
1
0
Page-address translation access
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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