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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 144/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERMAD |
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3-36
G2 PowerPC Core Reference Manual
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MOTOROLA
Instruction Set Summary
3.2.6.3.1
Supervisor-Level Cache Management Instruction
The supervisor-level cache management instruction in the PowerPC architecture,
dcbi
,
should not be used on the G2 core. If it is used it can cause a data storage interrupt. The
user-level
dcbf
instruction, described in Section 3.2.5.3, “Memory Control
Instructions—VEA” and Section 4.8, “Cache Control Instructions,” should be used when
the program needs to invalidate cache blocks. Note that the
dcbf
instruction causes
modified blocks to be flushed to system memory if they are the target of a
dcbf
instruction,
whereas, by definition in the PowerPC architecture, the
dcbi
instruction only invalidates
modified blocks.
3.2.6.3.2
Segment Register Manipulation Instructions
The instructions listed in Table 3-34 provide access to the segment registers for the G2 core.
These instructions operate completely independent of the MSR[IR] and MSR[DR] bit
settings. Refer to “Synchronization Requirements for Special Registers and TLBs” in
Chapter 2, “Register Set,” in the
Programming Environments Manual
, for serialization
requirements and other recommended precautions to observe when manipulating the
segment registers.
3.2.6.3.3
Translation Lookaside Buffer Management Instructions
The address translation mechanism is defined in terms of segment descriptors and page
table entries (PTEs) used by the processors to locate the effective-to-physical address
mapping for a particular access. The PTEs reside in page tables in memory. As defined for
32-bit implementations by the PowerPC architecture, segment descriptors reside in 16
on-chip segment registers.
Implementation Note
—The G2 core provides the ability to invalidate a TLB entry. The
TLB Invalidate Entry (
tlbie
) instruction invalidates the TLB entry indexed by the EA, and
operates on both the instruction and data TLBs simultaneously invalidating four TLB
entries (both sets in each TLB). The index corresponds to bits 15–19 of the EA. To
invalidate all entries within both TLBs, 32
tlbie
instructions should be issued, incrementing
this field by one each time.
The core provides two implementation-specific instructions (
tlbld
and
tlbli
) that are used
by software table search operations following TLB misses to load TLB entries on-chip.
Table 3-34. Segment Register Manipulation Instructions
Name
Mnemonic
Operand Syntax
Move from Segment Register
mfsr
r
D
,
SR
Move from Segment Register Indirect
mfsrin
r
D
,r
B
Move to Segment Register
mtsr
SR
,r
S
Move to Segment Register Indirect
mtsrin
r
S
,r
B
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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