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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 56/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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1-14
G2 PowerPC Core Reference Manual
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MOTOROLA
Overview
on-chip processor (COP) test interface, and a phase-locked loop (PLL) clock multiplier.
These system support functions are described in the following sections.
1.1.8.1
Power Management
The G2 core provides four power modes, selectable by setting the appropriate control bits
in the machine state register (MSR) and hardware implementation register 0 (HID0). The
four power modes are as follows:
Full-power—This is the default power state of the G2 core. The G2 core is fully
powered and the internal functional units are operating at the full processor clock
speed. If the dynamic power management mode is enabled, functional units that are
idle will automatically enter a low-power state without affecting performance,
software execution, or external hardware.
Doze—All the functional units of the G2 core are disabled except for the time
base/decrementer registers and the bus snooping logic. When the processor is in
doze mode, an external asynchronous interrupt, system management interrupt,
decrementer exception, hard or soft reset, or machine check brings the G2 core into
the full-power state. The core in doze mode maintains the PLL in a fully-powered
state and locked to the system external clock input (core_sysclk) so a transition to
the full-power state takes only a few processor clock cycles.
Nap—The nap mode further reduces power consumption by disabling bus snooping,
leaving only the time base register and the PLL in a powered state. The core returns
to the full-power state upon receipt of an external asynchronous interrupt, system
management interrupt, decrementer exception, hard or soft reset, or machine check
input (core_mcp) signal. A return to full-power state from a nap state takes only a
few processor clock cycles.
Sleep—Sleep mode reduces power consumption to a minimum by disabling all
internal functional units; then external system logic may disable the PLL and
core_sysclk. Returning the core to the full-power state requires the enabling of the
PLL and core_sysclk, followed by the assertion of an external asynchronous
interrupt, system management interrupt, hard or soft reset, or core_mcp signal after
the time required to relock the PLL.
1.1.8.2
Time Base/Decrementer
The time base is a 64-bit register (accessed as two 32-bit registers) that is incremented once
every four bus clock cycles; external control of the time base is provided through the time
base enable (core_tben) signal. The decrementer is a 32-bit register that generates a
decrementer interrupt exception after a programmable delay. The contents of the
decrementer register are decremented once every four bus clock cycles, and the
decrementer exception is generated as the count passes through zero.
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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