參數(shù)資料
型號(hào)： G2CORERMAD
英文描述： Errata to G2 PowerPC Core Reference Manual Rev. 0
中文描述： 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0
文件頁(yè)數(shù)： 77/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERMAD
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MOTOROLA
Chapter 1. Overview
1-35
Implementation-Specific Information
The following sections describe the core bus support for memory operations. Note that
some signals perform different functions depending on the addressing protocol used.
1.3.7.1
Memory Accesses
The G2 core 60x bus is configured at power-up to either a 32- or 64-bit width.
When the core is configured with a 32-bit 60x bus, memory accesses allow transfer
sizes of 8, 16, 24, or 32 bits in one bus clock cycle. Data transfers occur in either
single-beat transactions, two-beat or eight-beat burst transactions, with a single-beat
transaction transferring as many as 32 bits. Single- or double-beat transactions are
caused by noncached accesses that access memory directly (that is, reads and writes
when caching is disabled, caching-inhibited accesses, and stores in write-through
mode). Eight-beat burst transactions, which always transfer an entire cache block
(32 bytes), are initiated when a line is read from or written to memory.
When the core is configured with a 64-bit 60x bus, memory accesses allow transfer
sizes of 8, 16, 24, 32, 40, 48, 56, or 64 bits in one bus clock cycle. Data transfers
occur in either single-beat transactions or four-beat burst transactions. Single-beat
transactions are caused by noncached accesses that access memory directly (that is,
reads and writes when caching is disabled, caching-inhibited accesses, and stores in
write-through mode). Four-beat burst transactions, which always transfer an entire
cache block (32 bytes), are initiated when a line is read from or written to memory.
1.3.7.2
Signals
The G2 core signals are grouped as follows:
Address arbitration signals—The G2 core uses these signals to arbitrate for 60x
address bus mastership.
Address transfer start signals—These signals indicate that a bus master has begun a
transaction on the address bus of the 60x bus.
Address transfer signals—These signals, consisting of the address bus, address
parity, and address parity error signals, are used to transfer the address and to ensure
the integrity of the transfer.
Transfer attribute signals—These signals provide information about the type of
transfer, such as the transfer size and whether the transaction is bursted,
write-through, or caching-inhibited.
Address transfer termination signals—These signals are used to acknowledge the
end of the address phase of the transaction. They also indicate whether a condition
exists that requires the address phase to be repeated.
Data arbitration signals—The G2 core uses these signals to arbitrate for 60x data bus
mastership.
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料
PDF描述
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
G2RL-14DC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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